Устройство для сопряжения процессоров в вычислительной системе

1 33Изобретение относится к вычислительной технике и может быть использовано в многопроцессорных вычислительных системах для реализации межзадачного взаимодействия,Цель изобретения - расширение области применения за счет адаптивнойкоммутации процессоров при выполнениимоногозадачных программ.На фиг, представлена блок-схемаустройства; на фиг.2 - 5 - функциональные схемы блока регистров приоритета, блока установления соединения,узла приоритетов процессов иузла ком -мутации соответственно,Устройство (Фиг.1) содержит шины1 стандартного интерфейса связи, интерфейсные блоки 2 усилителей, узел3 комутации соединения, блок 4 регистров приоритета, шины 5 передачи,шины 6 приема, линии 7 запросов, шины 8,запросов, шины 9 группы выходовблока 4 регистров приоритета.Блок 4 регистров приоритета(Фиг,З) содержит группу управляющихрегистров 12, первую группу элементов И 13, вторую группу элементовИ 14, первую группу Формирователей15 импульса (дифференцирующих элементов), буферный регистр 6 запросов, первый элемент ИЛИ 17, группувыходов 18 регистра 16, управляющийвход 19 узла 20 приоритетов процессов, выходы 21 узла 20, первую группу блоков 22 элементов И, третьюгруппу элементов И 23, первую группууправляющих триггеров 24, генератор25 импульсов, триггер 26 управления,первый элемент 27 задержки, элементИ 28, вторую группу формирователей 29импульса,(дифференцирующих элементов), четвертую группу элементовИ 30, буферный регистр 31 готовности, второй элемент ИЛИ 32, вторуюгруппу блоков 33 элементов И, группусхем 34 сравнения, узел 35 приоритета активного процесса третий элементИЛИ 36, вторую группу управляющихтриггеров 37, второй элемент 38 задержки, выходы 39 триггеров 24, группу выходов 40 формирователей 15, выход 4 элемента 38 задержки, группувыходов 42 формирователей 29, группувыходов 43 триггеров 37, блок 44 коммутации.(фиг,4) содержит группу дешифраторов45, группу элементов ИЛИ 46, группуэлементов И 47, шифратор 48 и группусхем 49 сравнения,Узел 44 коммутации (фиг.5) содержит каналы 50, каждый из которыхвключает в себя первую 51 и вторую52 группы элементов И, регистр 53 икоммутатор 54, группу элементовИЛИ 55,Устройство работает следующим образом.При организации процессов в вычислительной системе каждому из нихвыделяется необходимое число процессоров, один из которых является центральным (активным), и определяетсяприоритет процесса при установлениимежпроцессорного обмена,Приоритет процесса задается приоритетными двоичными кодами натурального ряда чисел, причем наивысшимприоритетом обладает процесс с меньшим приоритетным кодом, Каждый процесс реализуется одним или несколькими процессорами, которым на этапепланирования вычислении устанавливавозможность при организации обменовзапросы сопровождать номером процесса. В каждом процессе активный процессор Формирует сигналы запросов,а остальные его процессоры (пассивные) - сигналы готовности, Таким образом, если вычислительная система содержит и процессоров и в ней организуется р процессов (рси, то р процессорам разрешается формировать сигналы запросов, а (и-р) процессорам - сигналы готовности, Сигналы запросов и готовности сопровождаются номером процесса и фиксируются в соответст - вующем управляющем регистре 12 (фиг.З).Каждый управляющий регистр 12 содержит два триггера, хранящих сигналы запроса Т и готовности Т, и регистр для хранения, двоичного кода номера процесса,Функцию присвоения приоритетов мбжет взять на себя любой из процессоров, входящих в вычислительную систему, который в данный момент является центральным. При этом блок 4 рассматривается как абонент для процессора, присваивающего приоритеты. Процессор выдает код приоритета, ко 1332327410 торый через соответствующий интерфейсный блок 2 поступает по шинам 5на вход коммутатора 10 (фиг.1 и 2) идалее в соответствующий регистр 1по управляющему сигналу на линиях 7.Межпроцессорный обмен начинаетсяс фазы установления связи между процессорами, вьделенными процессу. Установление связи происходит в соответствии с присвоенными приоритетамипроцессорам, Выбор приоритетногопроцесса происходит следующим образом.Исходное состояние устройства характеризуется тем, что триггер 26,регистры 16 и 31, триггеры 24 и 37(цепи установки не показаны),При необходимости установлениясвязи активными процессорами по шинам 8 в регистры 12 заносятся сигналы запросов в тригт еры Т и коды номеров процессов, а пассивными процессорами по шинам 8 - сигналы готовности в триггеры 12 и коды номеровпроцессов.Так как триггеры 26, 24 и 37 находятся в нулевом состоянии, то в ре гистрах 16 и 31 с помощью открытыхэлементов И 13 и 30 производится отслеживание состояния триггеров Т иТ регистров 12. При наличии в регистрах 16 и 31 единичных сигналовчерез соответствующие элементы ИЛИ 17и 32 открывается элемент И 28 и первым импульсом генератора 25 триггер26 устанавливается в состояние "1".При этом элементы И 13 и 30 закрываются, чем фиксируются сигналы врегистрах 16 и 31 на момент выбораприоритетного процесса.Единичные сигналы с выходов регистра 16 и триггера 26.по входам18 и 19 соответственно подаются вузел 20, по входам 9 которого поступают приоритетные коды из блока 4.В узле 20 (фиг.4) коды приоритетовпосредством открытых по соответствующим входам 18 дешифраторов 45 преобразуются в позиционные. Одноименные выходы дешифраторов 45 объединяются одноименными элементами ИЛИ46. С помощью элементов И 47, включенных с выходами элементов ИЛИ 46по приоритетной схеме, производитсявьделение приоритетной младшей единицы и формирование кода на выходах 15 20 25 30 35 40 45 50 55 шифратора 48, Посредством схем 49 сравнения определяется приоритетный источник запроса, т.е. приоритетный процесс, Сигнал от соответствующей схемы 49 сравнения формируется на соответствующем выходе 2, Этим сигналом открываются элементы И блоков 22 и на объединенных выходах блоков 22 формируется двоичный код номера приоритетного процесса. Этот код поступает на входы схем 34 сравнения. На другие входы схем 34 сравнения через соответствующие открытые сигналами готовности регистра 31 блоки 33 поступают коды номеров процессов, пассивные процессоры которых выставили сигналы готовности к обмену. При этом возможны два случая:сигналы готовности приняты в ре - гистр 31 от пассивных процессоров, не относящихся к вьделенному приоритетному процессу;в регистре 31 зафиксированы один или более сигналов готовности пассивных процессоров, относящихся к вьделенному приоритетному процессу,В первом случае через некоторое время, определяемое элементом 27 задержки, устанавливается в состояние "О" триггер 26. По единичному сигналу с нулевого выхода триггера 26 в регистры 16 и 31 принимаются сигналы запросов и готовности из регистров 12. По следующему сигналу генератора 25 делается очередная попытка установления связи.Во втором случае единичным сигналом с выхода. элемента ИЛИ 36 открываются элементы И 23. Одновременно при наличии нескольких единичных сигналов на выходах схем 34 сравнения с помощью узла 35 выделяется крайняя левая единица из позиционного кода выходных сигналов схем 34 сравнения.Задержанным сигналом с выхода элемента 27 задержки устанавливаются в состояние "1" соответствующие триг геры 24 и 37 и в состояние "О" через соответствующий элемент И 14 разряд регистра 16, соответствующий триггер регистра 31 и триггер 26. Единичными сигналами с нулевых выходов триггеров 24 и 37 закрываются соответствующие элементы И 14 и 30, чем блокируется прием в них единичных сигналов из регистра 13 в нулевом состоянии триггера 26.513323Выходные сигналы триггеров 24 и 37 используются для коммутации входов и выходов активного и пассивного процессов в узле 44 коммутации.Пусть в единичное состояние установлены триггеры 24 и 37 . Это означает, что по сигналу запроса выходы первого процессора должны быть скоммутированы с входами и-го процЕссора, выходы которого, в свою очередь, должны быть подключены к входам 1-го процессора, Эта задача выполняется блоком 44 следующим образом. Единичным сигналом с входа 39 15 (фиг,5) открыты элементы И 52 в канале 50, и элемент И 51 в канале 50. Единичным сигналом с входа 43 открыт элемент И 52 , в канале 50 и элементы И 51 в канале 5020Через время задержки, определяемое элементом 38 (фиг.З), триггеры 53в канале 50 и 53, в канале 50устанавливаются в состояние "1", При этом шины 5, первого про цессора коммутатором 54подключаются к шинам 6, шины 5 коммутатором 54 подключаются к шинам 61, чем обеспечивается двухсторонняя связь первого процессора с и -м, Пе- ЗО риод и"вторения импульсоа генератора 25 выбирается с учетом параметров элементов 27 и 38 задержки.Одновременно с установкой в состояние "1" одного из триггеров 24 задержанным сигналом с выхода элемента 27 задержки сбрасывается в "О" соответствующие разряды регистров 16 и 31 через одноименные элементы И 14 и 30 и триггер 26.В дальнейшем по единичному сигналу с нулевого выхода триггера 26 разрешается прием сигналов готовности из регистра 12 в соответствующие разряды регистра 16, не заблокированные по единичному входу элементами И 13, закрытые нулевыми сигналами с нулевых выходов соответствующих триггеров 24. Аналогично блокируется прием сигналов готовности в разряды регистра 31.По очередному импульсу генератора 25 при наличии сигналов в регистрах 16 и 31 устанавливается в "1" триггер 26, определяя следующий55 цикл по обслуживанию приоритетного процесса.По окончании обмена сигналы запросов и готовности снимаются. При 27этом соответствующие триггеры регистра 12 устананлинаются н состояи гние 0 . Перепады потенциалов на пулевых выходах диФференцируются соответствующими элементами 15 и 29, положительными сигналами с выходов которых устанавливаются в состояние "О" соответствующие триггеры 24 и 37 и в узле 44 триггеры 53 соответствующих каналов через элементы ИЛИ 55.Формула изобретенияУстройство для сопряжения процессоров в вычислительной системе, содержащее группу интерфейсных блоков усилителей, входы-выходы которых являются группой входов-выходов устройства для подключения к входам-выходам соответствующих процессоров вычисли-, тельной системы, блок регистров приоритета, группа информационных и группа синхровходов которого соединены соответственно с информационными выходами и выходом сигнала запроса интерфейсных блоков усилителей группы, узел коммутации соецинения, включающий блок коммутации, группы информационных входов и выходов которого подключены соответственно к информационным выходам и входам интерфейсных блоков усилителей группы, и узел приоритетов процессов, группа информационных входов которого соединена с группой выходов блока регистров приоритета, о т л и ч а ю щ е е с я тем, что, с целью расширения области применения устройства за счет адаптивной коммутации процессов при выполнении многозадачных программ, в узел коммутации соединения введены группа управляющих регистров, четыре группы элементов И, узел приоритета активного процесса, две группы формирователей импульса, буферный регистр запросов, буферный регистр готовности, две группы блоков элементов И, две группы управляющих триггеров, группа схем сравнения, два элемента задержки, три элемента ИЛИ, элемент И, триггер управления и генератор импульсов, причем информационные входы управляющих регистров группы соединены с входами-выходами соответствующих интерфейсных блоков усилителей, первый и второй адресные входы узла коммутации подключены со 1332327ответственно к единичным выходам триггеров первой и второй групп, нулевые входы которых соединены соответственно с первым и вторым входа 5 ми сброса узла коммутации и через соответствующие формирователи импульса первойи второй групп к инверсным выходам разрядов запроса и готовности управляющих регистров групп, 10 прямые выходы разрядов запросов которых подключены к первым входам элементов И первой группы, а выходы разрядов кода номера задачи - к информационным входам блоков элементов 15 И первой и второй групп, выхоДы которых подключены соответственно к первым и вторым входам схем сравнения группы, управляющие входы блоков элементов И первой группы подключены 70 к группе выходов узла приоритетов процессов и первым входам элементов И второй и первой групп, вторые входы которых соединены с нулевым входом триггера управления, выходом 25 первого элемента задержки и через второй элемент задержки с входом стробирования узла коммутации, выходы элементов И третьей и второй групп подключены соответственно к единич- ЗО ным входам управляющих триггеров первой группы и группе нулевых входов буферного регистра запросов, группа единичных входов и группа выходов которого соединены соответственно с выходами элементов И первой группы, с группой входов первого элемента ИЛИ и группой разрешающих входов узла приоритета процессов,синхронизирующим входом соединенногос единичным выходом триггера управления, единичный вход которого под,ключен к входу первого элемента задержки и выходу элемента И, первый,второй и третий входы которого соединены соответственно с выходами генератора импульсов, первого и второго элементов ИЛИ, группа входов которого соединена с управляющими входами блоков элементов И второй группыи группой выходов буферного регистра готовности, группа единичныхвходов которого соединена с выходамиэлементов И четвертой группы, первыевходы которых подключены к единичнымразрядам готовности управляющих регистров группы, нулевые выходы управляющих триггеров первой и второйгрупп соединены соответственно свторыми входами элементов И первойи четвертой групп, третьими входамиподключенных к нулевому выходу триггера управления, третьивходы элементов И третьей группы соединеныс выходом третьего элемента ИЛИ,группа входов которого подключена квыходам схем сравнения группы игруппе запросных входов узла приоритета активного процесса, синхронизирующий вход которого соединен свыходом первого элемента задержки,а группа выходов - с единичными входами управляющих триггеров второйгруппы и группой нулевых входов буферного регистра готовности.1332327 оставитель В.Вертли ехред Л,Сердюкова,едактор В.П таи ррект сно акаэ 4 5 Производственно-полиграфическое предприятие, г.уж, ул, Проектная,45 Тираж 672 ВНЕСИ Государственного коми по делам иэобретений и от 13035, Москва, Ж, Раушская