Запоминающее устройство с автономным контролем

Номер патента: 1325570

Автор: Корженевский

ZIP архив

Текст

(59 4 С 11 С 29/00 Е ИЗОБРЕТЕН ОП ВИДЕТЕЛЬСТВ АВТОРСНО ОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ(56) Авторское свидетельство СССР Р .1115107, кл. С 11 С 29/00, 1982.Авторское свидетельство СССР Р 1262576, кл. С 11 С 29/00, 1985. (54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С АВТОНОМНЫМ КОНТРОЛЕМ(57) Изобретение относится к вычислительной технике, в частности к запоминаюшим устройствам. Целью изобретения является повышение достоверности контроля устройства. Устройство содержит блоки 1-1 памяти с адресными входами 2, входами записи 3 и чтения 4, информационными входами 5 и выходами 6, входами 7 и выходами 8 контрольных разрядов, три бло-ка 9-11 формирователей четности, формирователи 12-14 контрольного слова,три блока 15-17 сравнения, блок 18элементов ИЛИ, дешифратор 19, блок20 обнаружения ошибок, два блока 21,22 элементов И и блок 23 коррекцииошибок. Блок 20 содержит пять элементов ИЛИ 28-32, три элемента И 33-35и два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 36,37. Дешифратор 19 выполнен из схем38-45 сравнения, Порядок соединениявходов 5 с входами блоков 9-11 и выходов 6 с входами формирователей 12-.14определяется Н-матрицей применяемого.кода. формирователи в.блоках 9-14 построены по параллельно-последовательной схеме из сумматоров по модулюдва, При записи в блоках 9-11 формируются сигналы четности, которые1325570 записываются в контрольные разряды блоков 1 -1 памяти. При чтении ана 17 2 ологично формируются сигналы контрольного слова в формирователях 12-14, которые сравниваются в блоках 15-17 с сигналами Четности, считанными из контрольных разрядов блоков 1,-1 памяти. Дешифратор 19 определяет номер отказавшего блока памяти. В устройстве исправляются в одном блоке Изобретение относится к вычислительной технике, в частности к запоминающим устройствам,Цель изобретения - повьппение достоверности контроля устройства.На фиг. 1 представлена функциональная схема предлагаемого устройства; на Фиг. 2 - функциональная схема блока обнаружения ошибок; нафиг. 3 - функциональная схема дешифратора; на фиг. 4 - Н-матрица используемого корректирующего кода,Устройство содержит (фиг, 1) блоки 1 -1 памяти с адресными входами2, входами 3 записи, входами 4 чтенияинформационными входами 5 и выходами6, входами 7 и выходами 8 контрольныхразрядов, блоки 9-11 формирователейчетности с первого по третий, Формирователи 12-14 контрольного слова спервого по третий, блоки 15-17 поразрядного сравнения с первого по третийблок 18 элементов ИЛИ, дешифратор 19,блок 20 обнаружения ошибок, первый21 и второй 22 блоки эпементов И иблок 23 коррекции ошибок. Кроме того,обозначены (фиг. 1) информационныевыходы 24 и контрольные выходы 25-27устройства.Блок 20 обнаружения ошибок (фиг,2)содержит элементы ИЛИ 28-32 с первого по пятый, элементы И 33-35 с первого по третий, первый Зб и второй37 элементы ИСКЛЮЧАЮЩЕЕ ИЛИ.Дешифратор 19 содержит (фиг. 3)блоки 38-54 сравнения с первого повосьмой. На фиг. 4 обозначены сигналы четности С-С на выходах блоков9-11 и сигналы К-К на выходах формирователей 12-14, информационныеразряды 1-16 блоков 1-1 и контпамяти все пакетные ошибки с разрядностью, равной или меньшей разрядности блока памяти, В блоке 20 формируется на выходе 25 сигнал одиночнойошибки, на выходе 26 - сигнал двойнойпакетной ошибки в информационных разрядах блоков 1 -1 , а на выходе 27 -сигнал ошибки в контрольных разрядахблоков 1-1 ,памяти. 1 з.п. Ф-лы,4 ил, 1 табл,2Рольные Разряды 165 ВОблоков 11 170памяти для примера, когда каждый издвадцати блоков памяти предназначендля хранения четырех разрядов слова.5Порядок соединения входов 5 с входами блоков 9-11, а также выходов бс входами формирователей 12-14 определяется Н-матрицей (фиг. 4).Формирователи четности в блоках10 9-11 и формирователи 12-14 контрольного слова построены по параллельнопоследовательной схеме из сумматоровпо модулю два,Устройство работает следующим, 15 образом.Рассмотрим работу устройства дляпримера, когда каждый из блоков 1, -1памяти предназначен для хранения четырех разрядов слова. Информационные20 блоки 1 -1 памяти разделены на двегруппы по восемь блоков 1-18 и 1-16,При записи коды чисел по входам 5(фиг. 1) поступают на входы блоков1 -1,6 и на входы блоков 9-11Форми 25 рование сигналов четности С-С в формирователе 9, С -С в Формирователе10 и С-Св формирователе 11 происходит в соответствии с Н-матрицейкода (фиг, 4), которая указывает30 последовательность получения сигналов четности С,-С 6 в режиме записии определяет значения сигналов К- К контрольного слова в режиме счи 6тывания. Например, значение сигналаС 9(К ) равно сумме по модулю двазначений информационных разрядов 1,16, 23, ЗО, 33, 48, 55, 62, При считывании информационные разряды чиселиз блоков 1 -1 поступают на входы40 блока 23 и на входы формирователей12-14. Формирователь 12 формирует1325570 сигналы К -К,формирователь 14 формирует сигналы К -Кв, а формирователь 13 - сигналы К-К . Сформированные контрольные сигналы поступаютна блоки 15-17, где производитсясравнение их с соответствующими сигналами четности, считанными из блоков 1 -1 памяти. В блоке 15 сравни йоваются сигналы С -С и К-К и формируются на выходе сигналы сравнения О(несравнения) Б -Б , В блоке 17 сравниваются сигналы С 5-С 8 и К 1-К 8 иформируются сигналы сравнейия (несравнения) Я -Я. В блоке 18 элементов ИЛИ производится поразрядное логическое объединение сигналов сравнения (несравнения) Я,-Я8-8,объединенные сигналы Б,-Б, с выходаблока 18 поступают на входы дешифратора 19, в котором производится определение номера одного из восьмиблоков 1 .-1 или 1 -1 , в которомьфпроизошла ошибка,В какой группе находится отказавший блок 1 памяти, определяется по 25значению сигналов Я -Я , Если не равны нулю сигналы Б -Б то отказавшийблок в группе блоков 1 -1 , а еслиБ -Б, то отказавший блок в группеблоков 1 -1 30йОпределение номера отказавшегоблока 1 памяти осуществляется следующим образом. Каждый из блоков 38-45дешифратора 19 (фиг, 3) производитсравнение четырех сигналов 8-84 сразличными комбинациями по четыре изсигналов Б -8,. При совпадении соответствующих сигналов сформируетсясигнал совпадения, соответствующийотказавшему блоку 1 памяти. Пусть, 4 Онапример, возникла ошибка в блокепамяти, которому соответствуют разРяды 1-1, . Предположим, что ошибкапроизошла во всех четырех разрядах1 -1 , Дпя определенности примем, 45что все сигналы четности С,-С записанные в контрольных разрядах 1 в1, равны нулю. Тогда в соответствиис Н-матрицей кода формирователи 1214 формируют следующие сигналы контрольного слова: К =К =К-=К =11 К=2 3 Ф=0В блоках 15-17 эти сигналы сравниваются с сигналами С, -С и в результате получаются следующие значения. 55сигналов сравнения (несравнения)81 Б =О Бр=О Бш=11 Бя-=18=0. На выходах блока 18 сигналыБ =1. В блоке 40 производится срав,4 нение сигналов Би Я ,Б и Я Бо ф Б н БЭначения этих сигналов ф в рассматриваемом примере совпадаюти на выходе блока 40 формируется сигнал, указывающий, что ошибка произошла в блоке 1 памяти. Этот сигнал поступает на входы элементов И21, 22, соответствующих разрядамблока 1 памяти. На другие входы этих же элементов И 21, 22 поступают сигналы Б -Б, и сигнал ошибки с выхода 25 блока 20, т,е. на их входах присутствуют по три единичных сигнала. С выходов этих элементов И 21 единичные сигналы поступают на соответствующие входы блока 23, в которомпроизводится сложение этих сигналов с информационными сигналами разрядов 1 -1 и таким образом производится их исправление, Аналогично исправляется информация в любой из пятнадцати комбинаций отказавших разрядов в пределах одного блока 1 памяти, При возникновении ошибки в любой другом блоке 1 памяти дешифратор 19 формирует номер отказавшего блока 1 и кор- . рекция производится аналогичным образом.Таким образом, в устройстве исправляются в одном блоке 1 памяти все пакетные ошибки с разрядностью, равной или меньшей разрядности блоков 1 -1, памяч.В зависимости от значений сигналов Б и Я и сигналов свыходов дешифратора 19 возможны следующие ситуации, представленные в таблице.Элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 36 (фиг.2) реализует контроль по числу сигналов совпадений с выходов дешифратора 19 на наличие одиночной пакетной ошибки. При возникновении двойной пакетной ошибки совпадений либо не будет совсем, либо их будет больше, чем одно, поэтому элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 36 в этом случае формирует нулевой сигнал, В соответствии с ситуациями, представленными в таблице, элементы И 33-35 и элементы ИЛИ 30 и 32 реализуют контроль на наличие двойных пакетных ошибок. Элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 37 реализует контроль на наличие пакетной ошибки в контрольных разрядах блоков 1, -1, памяти,При отсутствии ошибок сигналы Б -1 Я равны нулю, сигналы коррекции также равны нулю и информационные сигна 5 132557 лы на выход блока 23 выдаются без изменения. Формула изобретения1, Запоминающее устройство с ав тономным контролем, содержащее блоки памяти, два блока формирователей четности, блок коррекции ошибок, два блока поразрядного сравнения, два формирователя контрольного слова, блок обнаружения ошибок и первый блок элементов И, причем информационные входы блоков памяти соецинены с входами первого и второго блоков формирователей четности, выходы которых подключены к входам контрольных разрядов первой и второй групп блоков памяти, выходы контрольных разрядов первой и второй групп которых подключены соответственно к одним из входов первого и второго блоков поразрядного сравнения, другие входы которых соединены соответственно с выходами первого и второго формирователей контроль ного слова, входы которых подключены к информационным выходам блоков памяти и входам первой группы блока коррекции ошибок, входы второй группы которого соединены с выходами первого блока элементов И, первые входы 30 которых подключены к выхоцам первого блока поразрядного сравнения и входам первой группы блока обнаружения ошибок, входы второй группы и один из выходов которого соединены соответст венно с выходами второго блока поразрядного сравнения и с вторыми входами первого блока элементов И, выходы блока обнаружения ошибок являются контрольными выходами устройства, инфор мационными выходами и входами которого являются выходы блока коррекции ошибок и информационные входы блоков памяти, адресные входы входы записи и чтения которого являются адресными и управляющими входами устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения достоверности контроля, в устройство введены третий блок поразрядного сравнения, третий формирователь контрольного слова, блок элементов ИЛИ, второй блок элементов И, дешифратор и третий блок формирователей четности, входы и выходы которого подключены соответственно к информационным входам и к входам контрольных разрядов третьей группы блоков памяти, выходы контрольных разрядов третьей группы и ино бформационные выходы которых соединены соответственно с одним из входов третьего блока поразрядного сравнения и с входами третьего формирователя контрольного слова, выходы которого подключены к другим входам третьего блока поразрядного сравнения, выходы которого соединены с входами третьей группы блока обнаружения ошибок,первыми входами второго олока элементов И и первыми входами блока элементов ИЛИ, вторые входы и выходы которых подключены соответственно к выходам первого блока поразрядного сравнения и к одним из входов дешифратора, другие входы и выходы которого соединены соответственно с выходами второго блока поразрядного сравнения, с входами четвертой группы блока обнаружения ошибок, третьими входами первого блока элементов И и вторыми входами второго блока эпементов И, третьи входы которого подключены к одному из выходов блока обнаружения ошибок, а выходы второго блока элементов И - к входам третьей группы блока коррекции.2. Устройство по и, 1, о т л ич а ю щ е е с я тем, что блок обнаружения ошибок содержит пять элементов ИЛИ, три элемента И и два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, причем выход первого элемента ИЛИ соединен с первыми входами первого элемента И, третьего элемента ИЛИ и второго элемента ИСКЛ 1 ОЧА 1 ОЩЕЕ ИЛИ, второй вход которого подключен к выходу второго элемента ИЛИ и прямому входу третьего элемента И,инверсный вход которо" го соединен с выходом третьего элемента ИЛИ и прямым входом второго элемента И, первый и второй инверсные входы которого подключены соответственно к выходам первого и второго элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, выход четвертого элемента И соединен с третьим входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, вторыми входами третьего элемента ИЛИ и первого элемента И выход которого подключен к первому входу пятого элемента ИЛИ, второй и третий входы которого соединены соответственно с выходами второго и третьего элементов И, входы первого, второго и четвертого элементов ИЛИ являются соответственно группами с первой по третью входов блока, входы и выход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ являются четвертой группой вхо1325570 Значения сигналов Тип ошибки на выходах 27 О О О О О О О О То же О О О О То же О О О О О О О О О О О О О О О О дов и одним иэ выходов блока, другими выходами которого являются выхона выходах элементов ИЛИ 31 ИЛИ 28 ИЛИ 29 ИСКЛЮЧАЮП 1 ЕЕ ИЛИ36 ды пятого элемента ИЛИ и второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ. О О Ошибок нет О О Одиночная пакетная ошибка 1 О Двойная пакетная ошибка 1 Двойная пакетная ошибка или ошибка в контрольных разрядах Т То О О 1 Ошибка в контрольных раэрядах Т-Т 6 О 1 Ошибка в контрольных разрядах 6 -1.325570 а 77 Ъ7 б 78 Ъ У Зй бз б 8 ИЪ иЪ Ъ бФ бФ фЪ 70 ЪиаФ 9 аЪ ю и я Ъ Ъ 42 МАЙ АВ Ю Ьй 39 ЗВ Составитель Т,Зайцеваактор Н.Тупица ТехредА.Кравчук Корректор Г,Решетник аказ 3 49 ВНИИПИ п 1130Тираж 589 Государственноелам изобретени Москва, Ж,сное Под о комитета ССС и открытий аушская наб., 4/ оектная,оизводственно-полиграфическое предприятие, г. Ужгород, ул С КВ Сд К б юя СЕ КВ С 7 К 7 СЕ К са к с к с ц с к Ср фр , СЕКаЗ фе Ку

Смотреть

Заявка

4018745, 10.02.1986

ВОЕННАЯ ИНЖЕНЕРНАЯ РАДИОТЕХНИЧЕСКАЯ АКАДЕМИЯ ПРОТИВОВОЗДУШНОЙ ОБОРОНЫ ИМ. МАРШАЛА СОВЕТСКОГО СОЮЗА ГОВОРОВА Л. А

КОРЖЕНЕВСКИЙ СЕРГЕЙ ВЯЧЕСЛАВОВИЧ

МПК / Метки

МПК: G11C 29/00

Метки: автономным, запоминающее, контролем

Опубликовано: 23.07.1987

Код ссылки

<a href="https://patents.su/7-1325570-zapominayushhee-ustrojjstvo-s-avtonomnym-kontrolem.html" target="_blank" rel="follow" title="База патентов СССР">Запоминающее устройство с автономным контролем</a>

Похожие патенты