Оперативное запоминающее устройство с самоконтролем

01 ОЗ СОВЕТСКИХ ЦИАЛИСТИЧЕСНИХСПУБЛИК ЯО 132 1 А 114 С 1 ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ ОПИСАНИЕ ИЗОБ ИДЕТЕЛЬСТВ У ВТОВСНОМ(57) Из тельной зовано запомни самокон бретениетехнике и построе щих устро олем. Цел едов атель ий и тех о троения В,ин(21) (22) (46) (71) ский ноло (72) (53) 4034651/24-24 10.03.86 23.07.87. Бюл. 11 д 2 Всесоюзный научно- проектно-конструкгический институт р В.А.Андрианов и А, 681.327.6(088.8) Электронная техника. Сктроника", 1983, вып.4-108, рис. 1.торское свидетельство9826, кл, С 11 С 29/00ОПЕРАТИВНОЕ ЗАПОМИНА 10 ЩЕС САМОКОНТРОЛЕМ ТЕНИЯ;у тносится к вычислиможет бьггь испольнии оперативныхйств с тестовымью изобретения является повьппение быстродеиствия устройства при самоконтроле. Устройство содержит блоки оперативной и постоянной памяти, счетчик, блок сравнения, генератор, одновибратор, сумматор по модулю два, первый и второй триггеры, Увеличение быстродействия устройства в режиме самоконтроля достигается за счет управления длительностью тактов .генератора в зависимости от состоя.ния сигнала разрежения выборки в каждом такте, 1 ил.Изобретение относится к вычислительной технике и может быть испольэовано при построении оперативныхзапоминающих устройств с тестовым5самоконтролем.Целью изобретения является повышение бытродействия устройства при самоконтроле.На чертеже представлена схема опе Оративного запоминающего устройствассамоконтролем.Устройство содержит блок 1 оперативной памяти, выходы 2 данных, блок3 сравнения, сумматор 4 по модулюдва, блок 5 постоянной памяти, счетчик 6, второй триггер 7, вход выборки 8, вход 9 записи, адресные входы10, входы 11 данных, генератор 12,вход 13 режима, первый триггер 14,блок 15 сброса, элемент 16 индикации,одновибратор 17.Блок 1 оперативной памяти является основным узлом устройства и обеспечивает выполнение его главной функ Бции - работу в качестве оперативногозапоминающего устройства,Блок 1 памяти построен на БИС ОЗУи имеет организацию М х М, где И -число адресов; М - разрядность словаданных, Выходы данных ( (ш == М) блока 1 памяти являются выходами 2 данных устройства и соединеныс первыми входами даных блока сравнения 3. Вход "Разрешение выборки"(РВ) блока 1 памяти соединен с выходом сумматора 4 по модулю два, (Термин РВ употребляется по аналогии ссоответствующим сигналом БИС ОЗУ).Этот вход блока 1 памяти используется для обеспечения работы устройствав системе.Как правило, блок оперативной памяти содержит несколько БИС ОЗУ, каждая из которых управляется индивидуальным сигналом РВ, формируемым наоснове дешифрации старших разрядовадреса, Вход "Чтение/Запись" (ЧТ/ЗГ)блока 1 памяти соединен с выходом 2 го разряда счетчика 6 и управляющим 5 Овходом элемента 5 постоянной памяти,Входы данных 0 ,. О, блока 1 памятисоединены с выходами (и+3)-го - (и++ш+2)-го разрядов счетчика 6 и с адресными входами блока 5 постояннойпамяти. Блок 3 сравнения служит длясравнения в режиме КОНТРОЛЬ выходныхреакций блока памяти 1 и эталонныхсигналов, сформированных блоком постоянной памяти 5. Вторые входы данных блока сравнения 3 соединены с выходами блока постоянной памяти 5. Выход блока сравнения 3 соединен с входом данных второго триггера 7.Сумматор по модулю два 4 обеспечивает разнесение во времени изменения сигнала РВ и других сигналов, поданных на блок 1 памяти в режиме самоконтроля. Входы сумматора 4 по модулю два соединены с выходами 0-го и 1-го разрядов счетчика 6. Блок 5 постоянной памяти служит для формирования эталонных выходных сигналов блока 1 памяти в режиме проверки на основе его входных сигналов ЧТ/ЗП и 0 0 Как известно, алгоритм теста Марш для ОЗУ с организацией К х 1 заключается в двух проходах адресного пространства ОЗУ, При этом при первом проходе по каждому адресу выполняются операции "Чтение .1, "Запись "О", а при втором проходе - "Чтение "О", "Запись "1". Поскольку выходная реакция ОЗУ при операциях Разрешение записи" и Запрет записи определена ее таблицей истинности, а входные сигналы данных в течение как первого, так и второго проходов адресного пространства поддерживаются неизменными (О и 1 соответственно) для обеспечения требуемых операций записи "О" и "1", то на основе сигналов РВ, ЧТ/ЗП и 0 в любой момент времени можно указать выходной сигнал исправного ОЗУ. Например, при РВ:= 1, ЧТ/ЗП = 0 и 0 = 1 имеет место выполнение операции разрешения (РВ = 1) чтения (ЧТ/ЗП = 0) нуля (Оь.= 1), и, следовательно, выходной сигнал исправного ОЗУ должен быть 1 О" (прямой выход). При многоразрядном слове данных (М ) 1) и стимуляции входов данных при проверке последовательными разрядами счетчика тест состоит из 22 М проходов адресов, причем картина здесь аналогична, за исключением того, что для разрядов данных 010, имеет место избыточность, заключающаяся в дополнительО" и "Чтение 1 Записьво всех не первых проходах адресного пространства после смены входных,цанных на разряде. Поскольку на основе входных данных всегда можно определить, первый ли проход. адресного пространства выполняется после сменыинформации на данном разряде, то и эталонная выходная реакция ОЗУ также может быть определена. Например, информация 0101 на входах О, В свидетельствует, что для разрядов Р и В выполняется первый проход после смены на них данных, а для разрядов 0 Р - не первый. Таким образом, для разрядов Эо и Р, ожидаепись 0 и Чтение 0 , Запись 1 соответственно, а для разрядов 0 и ние , "Запись соответственно. В принципе, входные и выходные сигналы исправного ОЗУ при контроле связывает однозначная комбинационная функцияИспользование элемента постоянной памяти позволяет сформировать эталонные сигналы независимо от таблицы истинности, реализуемой блоком 1 памяти (прямой или инверсный выход, состояние выхода при операции "Запись и т.п,), поскольку ПЗУ можно запрограммировать с ее учетом.Вместе с тем, для обнаружения неисправностей блока 1 памяти, связанных с неверным функционированием БИС ОЗУ, составляющих блок 1 памяти при отсутствии сигнала Разрешение выборки", достаточно производить контроль выходных реакций блока 1 памяти лишь при активном уровне сигнала РВ (РВ = 1). При этом неизбежно выявятся неисправности, связанные с некорректив- ным функционированием хотя бы одной из БИС ОЗУ при отсутствии ее индиви-дуального сигнала "Разрешение выборки". Например, неисправность БИС ОЗУ, обусловленная записью в нее информации при отсутствии ее индивидуального сигнала "Разрешение выборки", приводит к искажению информации в какой- либо из ее ячеек при записив параллельную БИС ОЗУ, что обязательно обнаружено при считывании информации из этой ячейки, исходя из реализуемого алгоритма теста Марш. При неисправности БИС ОЗУ, определяющейся наличием какой-либо информации на ее выходе при отсутствии ее индивидуального сигнала "Разрешение выборки", она также регистрируется, так как это приводит к искажению выходных реакций параллельной БИС ОЗУ, выбранной в данный момент. 1 О 5 20 25 30 35 40 45 50 55 Так как контроль выходных реакцийустройства производится лишь при наличии сигнала Разрешение выборкито характер информации на выходахблока 5 постоянной памяти при отсутствии сигнала Разрешение выборкизначения не имеет. Поэтому блок 5постоянной памяти формирует эталонные реакции лишь на основе сигналаЗП/СЧ и второй группы выходов счетчика 6. Счетчик 6 используется вдвух режимах. В режиме асинхроннойус 1 ановки по входам данных (режим"Работа" ) счетчик 6 - буфер магистральных сигналов системы и блока 1памяти. Если последний построен наБИС ОЗУ с малыми входными токами,счетчик 6 заменяет буферные усилите-,ли, При необходимости сигналы сосчетчика 6 подаются на блок 1 памятичерез усилители,В режиме счета (режим Контроль )счетчик 6 - генератор тестовых воздействий для блока 1 памяти, Первыйвход счетчика 6 является входом (8)РВ устройства. Второй вход соединенс шиной нулевого потенциала. Третийвход счетчика 6 является входом (9)Чтение/Запись 1 устройства, а перваягруппа входов (З-гоп+2-го разрядов) счетчика 6 - адресными входами(1 О) устройства, вторая группа входов (и+З-гоп + ш + 2-го разрядов)счетчика 6 - входами (11) данных устройства, Синхровход счетчика 6 соединен с выходом генератора 12, Управляющий вход (" Счет/Установка ) счетчика 6 соединен с первым входом генератора 12 и является входом (13)Контроль/Работа" устройства. Входсброса счетчика 6 соединен Б-входомустановки первого триггера 14 и выходом блока 15 сброса, Выход старшегоразряда счетчика соединен с синхровходом первого триггера 14. Р-входвторого триггера 7 соединен с выходом блока 3 сравнения.Одновибратор 17 своим входом соединен с выходом сумматора 4 по модулюдва, а выходом - с третьим входом генератора 12 и синхровходом второготриггера 7, Одновибратор 17 осуществляет торможение генератора 12 навремя, необходимое для выборки блока1 памяти. Это сделано потому, чточастота генератора 12 намеренно выбрана повышенной, при которой длительность такта переключения генера 5 13тора 12 определяется только временемполного переключения разрядов счетчика 6, при этом время между ближайшими сигналами Разрешение выборкисводится к минимуму, Подача сигналас выхода одновибратора 17 на синхровход второго триггера 7 обеспечиваетрегистрацию выходных реакций блока 1памяти только в такте появления активного уровня сигнала "Разрешениевьборки . (В остальных тактах регистрация выходных реакций устройства непроизводится), Выход второго триггера 7 соединен с входом элемента 16индикации и вторым входом генератора12, что обеспечивает в случае регистрации неисправности останов генератора 12 и формирование индикации. Квход второго триггера 7 соединен с.выходом первого триггера 14.Генератор 12 формирует синхроимпульсы для счетчика 6 при самоконтроле. Первый триггер 14 служит дляблокировки работы второго триггера 7,при первом выполнении теста. Это связано с тем, что при подаче питанияоперативная память ориентируется произвольно и, независимо от начальнойустановки счетчика б, может иметь навыходе неверную реакцию. После первого; выполнения теста все ячейки памятиустанавливаются в однозначное состояние. Вход данных триггера 14 соединен с общей шиной устройства, а егосинхровход - с выходом последнегоразряда б. Блок 15 сброса (например,КС-цепь) обеспечивает сигналы начальной установки для счетчика б и триггера 4 при подаче питания. Элемент16 индикации (например, светодиод)служит для визуального отображениярезультатов самоконтроля, Следуетотметить, что при необходимости согласования активных уровней на линияхРВ и ЧТ/ЗП могут дополнительно использоваться инверторы (возможно уп-"равляемые).Устройство работает следующим образом,При подаче питания импульс с блока 15 сброса устанавливает счетчик 6 в нуль и первый триггер 14 в единицу. Последнее вызывает сброс второго триггера 7 и формирование индикации "Исправно". Дальнейшая работа определяется сигналом на входе 13 "Контроль/Работа". В режиме "Работа" логическая 1" на входе 13 блокирует ге 25571 6 5 10 15 20 25 30 35 40 45 50 55 нератор 12 и определяет работу счетчика 6 в режиме асинхронной установки по входам данных, Таким образом,сигналы РВ, ЧТ/ЗП, адреса и данныепоступают с входов счетчика 6 на соответствующие его входы, что обеспечивает работу блока 1 памяти в обычном режиме. (Поскольку на входы сумматора 4 по модулю два поступают сигналы РВ и логический "О", то его выход повторяет сигнал РВ). Так какгенератор 12 заблокирован, то состояние триггера 7 и индикации остается неизменным, В режиме Контрольлогический "О" на входе 13 разрешаетработу генератора и определяет работу счетчика 6 в режиме непрерывногопересчета (генератор 12 работает вавтоколебательном режиме). При этомсостояние счетчика б изменяется независимо от сигналов на его входах данных. Поскольку стимуляция адресных входов блока 1 памяти осуществляется разрядами счетчика б, начиная с З-го, то длительность обращения к каждому адресу составляет 8 тактов синхросигнала генератора 12 (состояние счетчика изменяется по переднему фронту асинхроимпульса). В течение первых четырех тактов осуществляется операция Чтение , а в течение вторых - "Запись". Внутрь каждой четырехтактной операции вложен двухтактный сигнал РВ (обеспечивается сумматором 4 по модулю два), который принимает активный уровень при неизменных остальных сигналах,. поданных на блокпамяти (тем самым достигается корректная временная диаграмма), При появлении активного уровня сигнала РВ одновибратор 17 вырабатывает импульс, в течение которого осуществляется блокировка генератора 12, а следовательно, и счетчика 6, т,е. происходит увсличение длительности данного такта генератора 12 - второго из четырех, отведенных на выполнение операций "Чтение 1 илиЗапись на время импульса одновибратора 17, которое выбирается не менее времени выборки оперативной памяти. Увеличение длительности остальных трех тактов генератора 12 при отработке четырехтактных операций Запись ипи "Чтение" не происходит. Проход адресного пространства осуществляется при неизменных входных данных, после чего они изменяют7 132 ся и начинается первый проход и т.д. Подобная последовательность операций характерна для теста Марш" при полном переборе входных данных. Поскольку при подаче питания ячейки блока памяти ориентируются произвольно, то за время первого выполнения теста контроль выходных реакций не производится (триггер 14 сохраняет состояние 1, удерживая активный уровень сигнала на входе сброса триггера 7). Завершение цикла тестирования вызывает возврат всех разрядов счетчика 6 в состояние "0". При этом задний фронт его (и + ш + 2)-го разряда переводит триггер 14 в состояние "О", разрешая работу триггера 7 по синхровходу, На синхровход триггера 7 поступают импульсы с одновибратора 17, по заднему фронту которых осуществляется регистрация сигнала с выхода блока 3 сравнения, Сигнал сравнения равен нулю при совпадении данных на первых входах блока 3 сравнения (реакция блока 1 памяти) с данными на вторых его входах (эталонная реакция) и равен единице при их несовпадении. Эталонная реакция формируется блоком 5 постоянной памяти на основе сигналов ЧТ/ЗП и О, ,Э , поданных на блок 1 памяти. При исправном блоке 1 памяти на вход триггера 7 при считывании и записи поступают нули и его состояние, а следовательно, и индикация "Исправен" не изменяются. При обнаружении хотя бы одного расхождения при записи или считывании11 11 триггер 7 переходит в состояние 1 При этом формируется индикация "Неисправен" и блокируется генератор 1 2 , т , е . происходит останов теста по тому адре су блока 1 памяти , где обнаружена неисправностьФормула из обретения Оперативное запоминающее устройство с самоконтролем, содержащее блок 1 5 10 15 20 25 30 35 40 45 50 оперативной памяти, выходы которого .являются информационными выходамиустройства и соединены с входами первой группы блока сравнения, входывторой группы которого подключены квыходам блока постоянной памяти, авыход соединен с 0-входом второготриггера, выход которого являетсявыходом индикации ошибки устройстваи подключен к первому входу генератора, второй вход которого являетсявходом задания режима устройства исоединен с входом режима счетчика,установочный вход которого являетсяодноименным входом устройства и под-.ключен к Б-входу первого триггера,выход и Р-вход которого соединенысоответственно с К-входом второготриггера и входом логического нуляустройства, синхровход первого триггера подключен к выходу старшего разряда счетчика, первый и второй выходы которого соединены с входами сумматора по модулю два, выход которогоподключен к входу выборки блока оперативной памяти, вход записи которого соединен с третьим выходом счетчика, выходы первой и второй группкоторого соединены соответственно садресными и информационными входамиблока оперативной памяти, третий выход и выходы второй группы счетчикаподключены к адресным входам блокапостоянной памяти, первый и третийвходы счетчика являются соответственно входами выборки и записи устройства, входы первой и второй групп счетчика являются адресными и информационными входами устройства, второйвход счетчика соединен с входом логического нуля устройства, синхровходсчетчика подключен к выходу генератора, о т л и ч а ю щ е е с я тем,что с целью повышения быстродействия устройства в режиме самоконтроля,в него введен одновибратор, вход которого подключен к выходу сумматорапо модулю два, а выход соединен ссинхровходом второго триггера и стретьим входом генератора.1325571 Составитель О,ИсаевТехред А.Кравчук Редактор Н,Лазаренко Корректор А.Зимокосо Заказ 3 11 б/ роизводственно-полиграфическое предприятие, г. Ужгород, ул. Проектная,Тираж 589 ВНИИПИ Государствен по делам изобрете 113035, Москва, Ж-ЗПодписноого комитета СССРий и открытийРаушская наб., д. 4