Устройство для регистрации последовательности выполнения команд в программах

(54) УСТРОЙСТВО ДЛЯ РЕГИСТРАЦИИ ПСЛЕДОВАТЕЛЬНОСТИ ВЫПОЛНЕНИЯ КОМАНВ ПРОГРАММАХ заров ычисли ик ст 28,ле отладки ы, 1980 триги,у д вхо 0 гг г 1 г Фаад М ОСУДАРСТВЕННЫИ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИИ АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(56) Патент Англии В 14364кл, С 4 А, опублик. 1973.Фарадисов В.А. и др. Коаппаратных средств ЭВМ дляпрограмм реального времениУправляющие системы и машиВ 1., с. 49-5 1.Патент Англии В 1441444кл. С 4 А, опублик. 1973,(57) Изобретение относитсятеЛьной технике, в частностройствам для регистрации реиспытаний программ в цифровмах обработки данных. Цельюния является повышение быствия устройства. Устройстводешифратор режимов 1, четыр3, 11, 12 элементов И, два13 буферной памяти, два блоэлементов ИЛИ, шесть элемен10, 14, 15 И, триггер 16гера 17, 18 со счетнымиэлемент 19 ИЛИ. 5 ил,зультатовых систеизобретеродейстсодержите блока 2,блока 4,ка 5, 6тов 7Изобретение относится к вычислительной технике, в частности к устройствам для регистрации результатов испытаний программ в цифровылсистемах обработки данных. 5Цель изобретения - повышение быстродействия устройства путем обеспечения возможности трассировки программ большого объема, регистрациипоследовательности выполнения командв программах.На фиг. 1 приведена структурнаясхема устройства для регистрации последовательности выполнения командв программах; на фиг. 2 - функциональная схема дешифратора режимов;на фиг. 3 - функциональная схема блока буферной памяти; на фиг, 4 - последовательность выполнения команданализируемых программ; на фиг, 5заполнение буферной памяти в различных режимах устройства.Устройство для регистрации после.довательности выполнения командв программах содержит дешифратор 1режимов, первый 2, второй 3 блокиэлементов И, первый блок 4 буфернойпамяти, первый 5 и второй 6 блокиэлементов ИЛИ, первый 7, третий 8,второй 9 и четвертый 10 элементы И,третий 11 и четвертый 12 блоки элементов И, второй блок 13 буфернойпамяти, пятый 14 и шестой 15 элементы И, триггер 16, первый 17 и второй 18 триггеры со счетными входами, элемент ИЛИ 19, группу входов 20адреса перехода устройства, входы 21кода режима работы устройства, группу входов 22 адреса команды устройства, основной 23 и дополнительный 24 входы и дентификации кодоврежимов устройства, вход 25 считывания устройства, выход 26 прерыванияустройства и группу информационныхвыходов 27 устройства, 45Дешифратор 1 режимов имеет первый 34 тактовый вход, группу информационных входов 35, второй 36 тактовый вход, второй 37 и первый 38 выходы, регистр 39 режимов, дешифра" 50тор 40, первый 41 и второй 42 элементы И, первый 43 и второй .44 элементы ИЛИ, элемент 45 задержки, третий элемент ИЛИ 46 и третий элемент И 47. 55Блок буферной памяти состоит иэгруппы информационных входов 28,группы информационных выходов 29,входа 30 считывания, выхода 31 признака считанной информации, первого 32 и второго 33 входов записи,элемента ИЛИ 48, элемента 49 задержки, запоминающего блока 50, счетчика 51 адреса, регистра 52 числа иблока элементов ИЛИ 53.Дешифратор 1 работает в трех режимах. Код режима работы поступаетпо группе входов 35 и запоминаетсяв регистре 39 режимов,Код, определяющий первый режимработы, с регистра 39 поступает надешифратор 40, на первом выходе которого появляется разрешающий потенциал, а на втором и третьих выходах -запрещающие потенциалы, Разрешающийпотенциал поступает на первый входпервого элемента И 41. Поступающийсигнал по входу 34 проходит в этомслучае через открытый первый элемент И 41, первый элемент ИЛИ 43и линию 45 задержки и поступает напервый выход 38 дешифратора режимов.При работе дешифратора 1 во втором режиме в регистр 39 режимов погруппе входов 35 поступает код, который обеспечивает выработку разрешающего потенциала на втором выходе дешифратора 40 и запрещающих потенциалов на первом и третьем выходах дешифратора 40, В этом случае открывается второй элемент И 42При поступлении сигнала по входу 34 он переходит через открытый второй элементИ 42и поступает на первый 43 и второй 44рлементы ИЛИ, Пройдя второй элемент ИЛИ 44, сигнал поступает навыход 37. Через некоторое время,определяемое временем элемента 45задержки, появляется сигнал на выходе 38 переключателя,При работе дешифратора 1 в третьемрежиме в регистр режимов 39 по группе входов 35 поступает код, которыйобеспечивает выработку разрешающегопотенциала на третьем выходе дешифратора 40 и запрещающих потенциаловна первом и втором выходах дешифратора 40. В этом случае разрешающий уровень поступает на третий элементИ 47.При поступлении сигнала по второму 36или по первому 34 входу он проходитчерез третий элемент ИЛИ 46 и третийэлемент И 47 и поступает на первый 43и второй 44 элементы ИЛИ. Дальнейшаяработа дешифратора аналогична его работе во втором режимеБлок 4 буферной памяти работаетследующим образом.В исходном состоянии счетчик адреса 51 и регистр 52 числа сброшеныв нулевое состояние, Блок 4 готов 5к работе,Блок 4 работает в двух режимах:записи и чтения,В режиме записи записываемый кодпоступает по группе информационныхвходов 28, проходит через блок элементов ИЛИ 53 и фиксируется в регистре числа 52. Сигнал, поступающий попервому 32 или по второму 33 управляющему входу блока 4, проходит элемент ИЛИ 48 и поступает на вход записи блока 50. Это приводит к тому,что в нулевую ячейку блока 50 записывается код, находящийся в регистре 52числа. Затем через интервал времени,определяемый элементом 49 задержки,увеличивается содержимое счетчика 51адреса, готовя адрес для записив блок 50 очередного кода, После заполнения блока 50 переполняется счет чик 51 адреса и вырабатывается сигнал на выходе 31 блока 4 буфернойпамяти.В режиме чтения сигналы на считывание накопленной информации постулают на вход 30 блока 4. Первый сигнал поступит на вход чтения блока 50.В этот момент содержимое счетчикаадреса равно нулю. Следовательно нарегистр 52 числа из блока 50 считывается код, хранящийся по нулевомуадресу. Затем через интервал времени,определяемый элементом 49 задержки,увеличивается содержимое счетчика 51адреса, готовя адрес для чтения из 40блока 50 очередного кода. После чтения из блока 50 последнего числа перейолняется счетчик 51 адреса и вырабатывается сигнал на выходе 31блока 4 буферной памяти. 45 В исходном состоянии триггеры 17 и 18 обнулены, Триггер 16 находится в единичном состоянии .На его прямом выходе установлен разрешающий потен циал, который открывает четвертый блок 12 элементов И, третий 9, четвертый 10 и пятый 14 элементы И, Первый 4 и второй 13 блоки буферной па-. мяти приведены в исходное состояние. 55 Второй блок 13 буферной памяти готов к приему адресов инструкций анализи- руемой программы. Устройство для регистрации последовательности выполнения команд в программах работает следующим образом.При работе устройства в первом режиме анализируемая программа начинает выполняться с основной программы (ОП) с первого адреса М 1, который фиксируется в нулевой ячейкевторого блока 13 буферной памяти. На фиг. 4 каждый квадратик означает один адрес. Основная программа выполняется без ветвления вплоть до инструкции с адресом М 4, являющейся инструкцией условного перехода. Однако условие перехода не было выполнено, поэтому управление передается по адресу М 5. Далее основная программа выполняется вплоть до инструкции с адресом М 8, которая является очередной инструкцией передачи управления, однако ее условие, в противоположность инструкции М 4, выполняется. Выполнение основной программы временно прекращается и управление передается на команду А 1 вызываемой программы первого уровня (ВП 1), Адрес перехода А 1 запоминается в первой ячейке второго блока 13 буферной памяти. Запись адреса перехода производится дешифраторомрежимов, который вырабатывает сигнал на выходе 38. Этот сигнал открывает первый блок 2 элементов И. Код адреса перехода с операционного регистра через открытый четвертый блок 12 элементов И поступает во второй блок 13 буферной памяти. Программа ВП 1 выполняется непрерывно до инструкции А 4, которая снова является инструкцией условного перехода, в которой условие перехода выполнилось. Как показано на фиг. 4, программа ВП 1 переходит на инструкцию с адресом А 7, Этот адрес фиксируется во второй ячейке второго блока 13 буферной памяти. Далее программа ВП 1 выполняется до конца, а затем передается управление в программу ОП в то место, в котором программа ОП была прервана. Таким образом, программа ВП 1 передает управление в ячейку основной программы по адресу М 9. С этой команды продолжается непрерывное выполнение программы ОП вплоть до конца инструкции М 18. После выполнения инструкции М 18 осуществляется автоматический переход в вызываемую програмторый обеспечивает прохождение адреса, куда передано управление, с операционного регистра через группу входов 20 адреса перехода, второй блок 6 элементов ИЛИ и четвертый блок 12 элементов И во второй блок 13 буФерной памяти.В третьем режиме работы устройства в блок 13 буферной памяти Фиксируются адреса всех последовательно выполняющихся инструкций (фиг, 5). В этом случае дешифратор 1 режимов вырабатывает сигналы на выходах 37 и 38 при анализе каждой инструкции анализируемой программы.Независимо от режима работы устройства наступает такой момент, когда происходит заполнение второго блока 13 буферной памяти. В этом случае сигнал с выхода 3 1 второго блока 13 буферной памяти поступает на счетный вход триггера 17 и устанавливает его в единичное состояние, В результате триггер 16 устанавливается в нулевое состояние, Закрываются второй 9, четвертый 10 и пятый 14 элементы И, а также четвертый блок 12 элементов И. Открывается первый 7, третий 8 и шестой 15 зле" менты И, а также третий блок 11 эле.ментов И. Потенций с выхода первОго триггера 17 проходйт Ирез ллемейтИЛИ 19 и поступает на выход 26 прерывания устройства. Внешнее устройство, обработав прерывание, вырабатывает сигналы считывания по входу 25 устройства. Эти сигналы проходят через открытый шестой ллемент И 15 и поступают на вход считывания второго блока 13 буферной памяти. В результате на группе информационных выходов блока буферной памяти, появляются ко" ды, которые проходят через первый блок 5 элементов ИЛИ и поступают на группу информационных выходов 27 устройства. Сигналы считывания по вхо-. ду 25 вырабатываются до тех пор, пока йе снимется сигнал прерывания на выходе 26 устройства. Сигнал на выходе 26 устройства снимается, когда завершается перезапись накоплейий в блоке 13 буферной памяти информации; .и йа выходе 3 1 вырабатывается сигнал, устанавливающий триггер 17 в нулевое состояние. Одновременно адреса команд анализируемой программа начинают,поступать в первый блок 4 буФерной памяти,Процесс заполнения первого3 1260965му второго уровня (ВП 2) по адресуТ 1. После выполнения инструкции гоадресу Т 1 программы ВП 2 последова"тельно выполняется доинструкции Т 4, которая является инструкциейусловной передачи управления, у которой условие выполняется и котораяпередает управление первой инструкции программы ВП 1. Затем программаВП 1 выполняется линейно до инструкции условной передачи управления,находящейся по адресу А 4. При выполнении условия перехода управлениепередается на инструкцию по адресу А 7. Дальнейшая траектория выполнения анализируемой программы можетбыть прослежена по Фиг. 4. Такимобразом, в первом режиме работы устройства в буферной памяти фиксируются адреса инструкций, на которые 20осуществляется передача управления.Ячейки второго блока 13 буфернойпамяти последовательно заполняютсяадресами перехода в порядке выполнения анализируемой программы. 25Во втором режиме работы устройства в блоке 13 буферной памяти фиксируются не только адреса перехода,но и адреса, по которым находятсяинструкции, осуществившие передачу 30управления (фиг. 5). Аналогично перному режиму работы устройства начальный адрес М 1 первоначально запоминается в нулевой ячейке блока 13 буферной памяти, Так как программа ОПвыполняется последовательно до инструкции И 8 без передачи управления,адреса команд изменяются от И 1 до И 8линейно с шагом 1, Инструкция по адресу И 8 является инструкцией передачи управления по условию, котороеуже выполнилось, Адрес, откуда передано управление, и адрес, куда передано управление, фиксируются в смежных ячейках блока 13 буферной памяти.45Это происходит следующим образом.,Дешифратор 1 режимов с приходом сигнала по входу 34 устройства вначалевырабатывает сигнал по второму 37 выходу, который обеспечивает прохождение адреса, откуда передано управление, с, регистра контролируемой памяти через группу входов 22 адресакоманды, второй блок 6 элементов ИЛИи четвертый блок 2 элементов И во 55второй блок 13 буферной памяти, Затем дешифратор 1 режимов вырабатывает сигнал по первому выходу 38, ко 12609650 формула изобретения Устройство для регистрации после= довательности выполнения команд в про 40 граммах, содержащее первый блок элементов ИЛИ, первый и второй блоки элементов И, дешифратор режимов и первый блок буферной памяти, причем группа входов адреса перехода уст ройства соединена с первым входом нер" вого блока элементов И, группа входов адреса команды устройства соединена с первым входом второго блока элементов И, входы кода режима работы уст ройства соединены с информационными . входами дешифратора режимов, входы идентификации кодов режимов устройства соединены соответственно с первым и вторым тактовыми входами дешифратора режимов, информационный выход первого блока. буферной памяти соедиблока 4 буферной памяти полностью идентичен процессу заполнения второго блока 13 буферной памяти.Таким образом, устройство одновременно реализует два параллельных 5 процесса: процесс заполнения одного блока буферной памяти и процесс перезаписи на внешний носитель содержимого другого блока буферной памяти. После записи в последнюю ячейку заполняемого блока буферной памяти, адреса анализируемой программы происходит переключение его в режим перезаписи накопленной информации на внешний носитель. Одновременно дру 15 гой блок буферной памяти, освобожденный от информации, переводится в режим приема адресов анализируемой программы. При заполнении одного блока буферной памяти в процессе анализа программ он переводится в режим выдачи информации на внешний носитель, а на прием информации настраивается другой блок буферной памяти. Таким образом, в предлагаемом уст 25 ройстве реализован такой алгоритм работы, который позволяет получать трасы анализируемых программ без потери информации за длительный интервал функционирования вычислительной З 0 системы. Это позволяет осуществлять откладку больших программ при использовании устройства для регистрации последовательности выполнения команд в программах. 35 ен с первым входом первого блока элементов ИЛИ, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в него введены второй блок буферной памяти,. два триггера со счетными входами, второй блок элементов ИЛИ, шесть элементов И, третий и четвертый блоки элементов И, элемент ИЛИ и триггер, причем первый выМод дешифратора режимов соединен с вторым входом первого блока элементов И, первыми входами первого и второго элементов И, второй выход дешифратора режимов соединен с вторыми входами второго блока элементов И и первым входами третьего и четвертого элементов И, выходы первого и второго блоков элементов И соединены соответственно с первым и вторым входами второго блока элементов ИЛИ, выход которого соединен с первыми входами третьего и четвертого блоков элементов И, выходы которых соединены с информационными входами соответственно первого и второго блоков буферной памяти, вход считывания устройства соединен с первыми входами пятого и шестого элементов И, выходыкоторых соединены с входами считывания соответственно первого и второго блоков буферной памяти, выходы признака считанной информации первого и второго буферных блоков памяти соединены со счетными входами первого и второго триггеров, выходы которых соединены соответственно с единичным и нулевым входами триггера и входами элемента ИЛИ, выход которого является выходом прерывания устройства, прямой выход триггера соединен с вторыми входами третьего блока элементов И, первого, третьего и шестого элементов И, инверсный выход триггера соединен с вторыми входами четвертого блока элементов И, второго,четвертого и пятого элементов И, выходы первого и третьего элементов И соединены соответственно с первым и вторым входами записи первого блока буферной памяти, выходы второго и четвертого элементов И соединены соответственно с первым и вторым входами записи втОрого блока буферной памяти, информационный выход которого соединен с вторым входом первого блока элементов ИЛИ, выход которого является информационным выходом устройства.12 б 0965 На чапа ОП Рсюию 1 РфюсфЮ Рвнин б г.4 оставитель И.Сигаловехред Л.Олейник Корректор Е.С н аказ 5233/50 Тираж 671 НИИПИ Государственног по делам изобретени 13035, Москва, Ж, водственн Пр играфическое предприятие, г.ужгор. Проектная, 4 едактор Л.Пчелинская В 9 Подписноекомитета СССРи открытийушская наб., д. 4