Устройство для коррекции ошибок в блоках памяти с последовательным доступом

(51)4 С 11 С Й ьд ;,;.,Д 1)Ц ЗОБРЕТ ЕТЕЛЬСТВУ КОРРГЩИИ ОШИБОКПОСЛЕ ОВАТЕЛЬНЫМ Р 35 ергетиче.А.Бородин Руднев Ю.Пфровых ускодированис.71.ьство СССР29/00, 1 оиств 8Ф ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМПРИ ГКНТ СССР ОПИСАНИ Н АВТОРСКОМУ(57) Изобретение относится к вычислительной технике, а именно к устройствам для коррекции ошибок в запоминающих устройствах (ЗУ) с последовательным доступом, Целью изобретенияявляется упрощение устройства и повышение его быстродействия за счетобеспечения кодирования информациипри записи ее в ЗУ. Устройство длякоррекции ошибок в ЗУ с последовательным доступом содержит блок оброй 14 коммутаторы и первый 15 и второй 16 сдвиговые регистры. Введениев устройство кодера шинного формирователя, второго сдвигового регистра и второго коммутатора позволяет реализовать функции кодированияи декодирования в одном устройстве.5 ил. 1510014наружеция ошибок 1, блок памяти адресов ошибок 2, блок памяти кодаошибки 3 буферный блок памяти 4,счетчик 5, блок выбора адреса 6, фор 5мирователь сигналов обращения 7,блок коррекции 8, шинный Формирователь 9, блок сравнения 10, элементИЛИ 11, кодер 12, первый 13 и вто Изобретение относится к вычисли"тельной технике, а именно к устройствам коррекции ошибок в запоминающих устройствах (ЗУ) с последовательным доступом, и может быть использовано для повышения надежности за счет, исправления пакетныхошибок,Цель изобретения - упрощение устройства для коррекции ошибок и повышение его быстродействия за счетобеспечения кодироьания информациипри записи ее в ЗУ с последовательным доступом,На Фиг,1 представлена структурнаясхема устройства; на.фиг.2 - структурная схема кодера; на Фиг.Зструктурная схема Формирователя сигналов обращения; на Фиг.4 - струк"турная схема второго сдвигового регистра; на фиг.5 - структурная схемаблока сравнения,Устройство для коррекции ошибокв блоках памяти с последовательнымдоступом (Фиг. 1) содержит блок 1обнаружения ошибок, блок 2 памятиадресов ошибок, блок 3 памяти кода ошибки, буферный блок 4 памяти,счетчик 5, блок 6 выбора адреса,Формирователь 7 сигналов обращения,блок 8 коррекции, шинный Формирователь 9, блок 10 сравнения, элементИЛИ 11, кодер 12, первый 13 и второй 14 коммутаторы, первый 15 и вто"рой 16 сдвиговые регистры, информационные вход 17 и выход 18 устройства, первый синхровход 19, вход20 начальной установки, вход 2 1 обращения, вход 22 управления режимом работы, второй синхровход 23,вход 24 записи информации в буферный блок памяти устройства, информационные входы-выходы 25 устройства,.адресные входы 26 устройства,выход 27 признака наличия ошибки ивыход 28 признака некорректируемойошибки. На фиг1 представлен так же блок 29 запуска, содержащий инвертор 30, генератор 31 импульсов,элемент И 32 и триггер 33.Кодер 12 (Фиг,2) содержит триггеры 34-51, сумматоры 52-60 по мо дулю два, счетчик 61, триггер 62,элементы И 63, 64 и ИЛИ 65, а такжеосуществляет кодирование поступающей информации в соответствии скодом, задаваемым полиномом 25Р(Х) (Х + 1) (Х 4+ Х + 1)(Х ++Х +130 Блок 10 сравнения (Фиг,5) содержит элемент И 77 и элементы 78, 79 55сравнения на ИС К 555 СП 1, число которых определяется разрядностью срав ниваемых кодов. Незадействованныеинформационные входы можно заземлить. Количество триггеров 34-5 1 соответствует наибольшей степени Х иравно 18, Сумматоры 52-60 по модулю два расположены за теми триггерами, которые соответствуют ненулевым степеням Х.40 Формирователь 7 сигналов обращения (Фиг,З) содержит элементы И 66,67, коммутатор 68, элемент ИЛИ-НЕ69, инверторы 70, 71, элемент ИЛИ72, элемент 73 задержки, Формиро ватель 74 импульсов обращения кбуферному блоку памяти, который необходимо включить на выход коммутатора 68 для приема нестандартногосигнала по входу 21.50Второй сдвиговый регистр 16 (фиг,4)содержит элемент ИЛИ 75 и регистр76 на ИС К 155 ИР 13.510014 5 О 5 20 25 30 35 40 45 50 55 51Счетчик 5 можно выполнить наИС К 155 ИЕ 6, блок 8 коррекции - наИС К 155 ЛП 5, шинный формирователь9 - на ИС К 589 АП 16, сдвиговый регистр 15 - на ИС К 155 ИР 13, коммутатор 13 - на ИС К 155 ЛР 4, коммутатор14 - на ИС К 531 КП 11 П. Буферный блок4 памяти может быть реализован наИС ОЗУ. Вход 22 устройства управляет режимом записи-считывания в буферном блоке 4 памяти. Сигнал об-.ращения к буферному блоку 4 памятиподается от формирователя 7. Формирователь 74 импульсов обращения может быть выполнен на ИС К 155 АГ 1, навходе которой необходимо подключить, дифференцирующую цепочку. Элементзадержки можно выполнить с использованием линии задержки типа МЛЗ илианалогичных.Устройство работает следующим образом,Перед началом режимов кодированияи декодирования производится обнуление блоков 1, 5, 6, 7 и 12.Режим кодирования включает дваэтапа.На первом этапе осуществляетсяприем информации в буферный блок4 памяти. На вход 24 подается управляющий сигнал, позволяющий информации по входам-выходам 25 через шинный формирователь 9 и коммутатор 14поступать на информационные входыбуферного блока 4 памяти, На вход22 подают сигнал управления записьюв буферный блок 4 памяти. Затем, последовательно подавая коды адресовпо входам 26 и синхронно с ними коды чисел по входам 25, а также сигнал обращения от блока 7, производится запись информации в буферныйблок 4 памяти,На втором этапе осуществляется кодирование информации в кодере 12. Навходе 22 устанавливается сигнал управления считыванием из буферногоблока 4 памяти. Если блок хранит .байтовые слова, то на вход 19 устройства подают синхросигналы, с помощьюкоторых производится сдвиг считанного из блока 4 в регистр .16 .байта.Сдвигаемые разряды поступают на входкодера 12.По окончании каждого восьмого импульса, поступающего по входу19, в блоке 6 происходит изменениеадреса, что позволяет обратиться кбуферному блоку 4 памяти по следующему адресу. При этом в формирова-теле 7 сигналов обращения вырабатывается сигнал обращения, что позволяетсчитать очередной байт и записать егов регистр 16, Так последовательнопроизводится считывание всего информационного блока и прохождение егочерез кодер 12, в результате чегообразуется 18 контрольных разрядовкода. С этого момента сигналом сосчетчика 61 через триггер 62 и эле -мент И 63 размыкается обратная связьв регистре, образованном триггерами34-5 1 и сумматорами 52-60 по модулюдва, Полученные контрольные разрядысдвигаются через элемент И 64 и элемент 65 на выход 18 устройства, покоторому до этого прошли все информационные разряды. Таким образом, навыход устройства поступает вся информационная последовательность впоследовательном коде, которая за -писывается в то или иное внешнее ЗУ.В зависимости от быстродействия внешнего ЗУ должна быть выбрана частотаимпульсов на входе 19,Режим декодирования включает дв 1 а этапа.На первом этапе осуществляешься прием информации в буферный блок 4 памяти и обнаружение ошибок в бло - ке 1. На вход 24 подается управляющий сигнал, открывающий коммутатор 14 на передачу информации в буферный блок 4 памяти из регистра 15, шинный формирователь 9 на передачу информации из буферного блока 4 памяти через блок 8 коррекции на выходы 25. На вход 22 подают сигнал управления записью в буферный блок 4 памяти. На вход 17 от внешнего ЗУ в последовательном коде поступает ин, формация, сопровождаемая синхросигналами по входу 19. После каждого вось мого импульса производится выработка сигнала обращения к буферному блоку 4 памяти формирователем 7 сигналов обращения, а информация из регистра 15 через коммутатор .14 в параллельном коде записывается в блок 4. Затем в блоке 6 выбора адреса производится изменение адреса на .опедующий, так повторяется до тех пор, пока вся информация не будет принята в блок 4.Одновременно информация поступает в блок 1 обнаружения ошибок. По 1510014сле того, как будут приняты все 1155 разрядов, блок 1 выработает по выходу 27 сигналы "Ошибка", "Нет ошибки", а по выходу 28 - "Корректируемая ошибка", "Некорректируемая ошибка"Сигнал "Ошибка" по выходу 27 запускает блок 29 запуска, который через элемент ИЛИ 11 продолжает подавать синхросигналы, частота которых может быть значительно больше. После того, как блок 1 выработает сигнал "Ошибка зафиксирована", поступающий на блок 2 и коммутатор 13, начинается этап коррекции ошибки.На втором этапе осуществляется передача информации из буферного блока 4 памяти на выход устройства. На входе 22 устройства устанавливается сигнал управления считыванием из блока 4. На вход 21 подаются сигналы обращения, синхронно с которыми на входы 26 подаютсякоды адресов. На выходе блока 4 находятся байты данных, передаваемые на выходы 25. Б случае корректируемой ошибки в блоке 10 сравнения по адресам, содержащим ошибку, вырабатываются сигналы сравнения, через коммутатор 13 коды векторов-ошибок передаются в блок 8 коррекции, где происходит поразрядное исправление ошибки. Предлагаемое устройство в режиме коррекции работает аналогично известному.35Таким образом, путем введения четырех новых блоков и изменения конструкции двух известных обеспечено расширение функциональных возможностей предлагаемого устройства за счет реализации процедуры кодирования информации. Это создает положительный технический и экономический эффект, Последнее достигается за счет того, что реализация отдельного кодера привела бы к увеличению аппаратных затрат примерно в 1,7 раза, тогда как изменение конструкции связано лишь с 207,-ным увеличением аналогичных затрат. 50Формула изобретения. Устройство для коррекции ошибокв блоках памяти с последовательным 55.доступом, содержащее блок обнаруженияошибок, блок памяти адресов ошибок,блок памяти кода ошибки, буферный блок памяти, счетчик, блок выбора адреса,формирователь сигналов обращения,блок коррекции, элемент ИЛИ,блок сравнения, первый коммутатор, первыйсдвиговый регистр, причем первыйуправляющий вход формирователя сигналов обращения соединен с управляющим входом первого сдвигового регистра, первым управляющим входомблока выбора адреса и является первым синхровходом устройства, второй управляющий вход счетчика соединен с вторым управляющим входомблока выбора адреса, первым управляющим входом блока обнаружения ошибок и является входом начальной установки устройства, второй управляющий вход Формирователя сигналов обращения является входом обращенияустройства, первый управляющийвход буферного блока памяти соединенс третьим управляющим входом блокавыбора адреса, третьим управляющимвходом формирователя сигналов обращения и является входом заданиярежима работы устройства, выход формирователя сигналов обращения соединен с вторым управляющим входомбуферного блока памяти, адресныевходы которого соединены с выходамиблока выбора адреса,.адресные входыпервой группы которого соединены садресными входами формирователя сигналов обращения и выходами счетчика, адресные входы второй группыблока выбора адреса соединены с адресными входами первой группы блокасравнения и являются адресными вхо-дами устройства, выходы буферногоблока памяти соединены с информационными входами первой группы блока коррекции, информационные входывторой группы которого соединены свыходами первого коммутатора, информационные входы первой и второйгрупп которого соединены соответственно с выходами блока сравненияи блока памяти кода ошибки, информационные входы первой и второйгрупп которого соответственно соединены с выходами второй группы блокаобнаружения ошибок, выходами блокапамяти адресов ошибок и с информационными входами второй группы блокасравнения, информационные входыблока памяти адресов ошибок соединены с выходами первой группы блокаобнаружения ошибок, первый выходкоторого соединен с управляющимвходом блока памяти адресов ошибоки управляющим входом первого коммутатора, второй управляющий входблока обнаружения ошибок соединенс выходом элемента ИЛИ, второй входкоторого является вторым синхровходом устройства, второй и третийвыходы блока обнаружения ошибок являются соответственно выходом признака наличия ошибки и выходом признака некорректируемой ошибки устройства, информационный вход первого сдвигового регистра соединенс информационным входом блока обнаружения ошибок и является информационным входом устройства, о т -л и ч а ю щ е е с я тем, что, с целью упрощения устройства и повыше ния быстродействия, оно содержиткодер, второй коммутатор, второйсдвиговый регистр, шинный формирователь, причем информационные входыбуферного блока памяти соединены свыходами второго коммутатора, информационные входы первой и второйгруппы которого соединены с выходамисоответственно первого сдвиговогорегистра и шинного формирователя,входы которого соединены с выходами блока коррекции, входы-выходы шинного формирователя являются информационными входами-выходами устройства, информационные входы второго.сдвигового регистра соединены с выходами буферного блока памяти, первый управляющий вход второго сдвигового регистра соединен с выходомформирователя сигналов обращения,второй управляющий вход второго сдвигового регистра соединен с первымуправляющим входом счетчика и первым управляющим входом кодера, второй управляющий вход которого соединен с вторым управляющим входомсчетчика, информационный вход кодера соединен с выходом второго сдвигового регистра, информационный выход кодера является информационнымвыходом устройства, управляющий входвторого коммутатора соединен с четвертым управляющим входом формирователя сигналов обращения, управляюр 5 щим входом шинного формирователя иявляется сигналом записи информациив буферный блок памяти, пятый управ"ляющий вход формирователя сигналовобращения соединен с вторым управляющим входом счетчика.1510014 Составитель Б.Чеботоваактор А.Мотыль Техред А.Кравчук Корректор Т.Палий Подписное 8 КНТ ССС ытиям 4/5Ужгород, ул, Гагарина Производственно-издательский комбинат "Па Заказ 5822/52 ВНИИПИ Госуда Тираж венного к 113035 М митета по иква, Ж,бретениям и от аушская наб., д