Устройство для формирования интегральных характеристик модулярного кода

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 6 Р 50 БРЕТЕНИ ПИСА АВТОРСКОМУ ЕТЕЛЬСТ ОсудАРстненный КОмитет сссРно делдм изОБРетений и ОТКРцтий(71) Научно в исследоваттут прикладных физически рим. акад. А.Н. Севченко(54) УСТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯ ИНТЕГРАЛЬНЫХ ХАРАКТЕРИСТИК МОДУЛЯРНОГКОДА(57) Изобретение относится к вычислительной технике и предназначенодля использования в цифровых устройствах, реализующих немодульные оперции над числами, представленными вмодулярной системе счисления, Изобртение позволяет расширить функциональные возможности устройства за,801216777 счет формирования ранга ядра и коэффициентов полиадического представления чисел. Устройство содержит К информационных входов (К - число модулей системы счисления), управляющий, тактовый и установочный вводы, К входных регистров, (К)-разрядный счетчик, (К)-разрядный регистр, триггер, блок преобразования модулярного кода в константы сужения кода, состоящий из К групп постоянных запоминающих блоков и (К) групп элементов ИЛИ, блок суммирования вычетов, счетчик, элемент ИЛИ, блок из (К) элементов И, блок хранения констант, регистр, регистр ядра числа, корректор ядра числа, триггер поправки знака, блок регистров полиадического кода, блок счетчиков ранга числа, счетчик коррекции ранга числа, сигнальный выход, выход полиади- С ческого кода и выходы ядра, ранга Фей и поправки знака числа устройства. 1 з.п. ф-лы. 2 ил,ФвааВ1216777 Изобретение относится к вычислительной технике и предназначено дляиспользования в цифровых устройствах.реализующих немодульные операции надчислами, представленными в модулярной системе счисления.Цель изобретения - расширениеФункциональных возможностей устройства путем формирования ранга, ядра и коэффициентов полиадического1 Опредставления чисел.На фиг. 1 представлена структурная схема устройства для формирования интегральных характеристик модулярного кода; на фиг. 2 - выполнение 15блока преобразования модулярного кода в константы сужения кода.Устройство содержит К -информационных входов 1 устройства (К - числомодулей системы счисления) управляющий вход 2 приема кода, тактовыйвход 3, установочный вход 4 устройства, К входных регистров 5, кольцевой (К)-разрядный счетчик 6, (К)- разрядный регистр 7, триггер 8,25блок 9 преобразования модулярногокода в константы сужения кода,блок 10 суммирования вычетов, счетчик 11, элемент 12 ИЛИ, блок 13 из(К) элементов И, блок 14 хранения ЗО , констант, вспомогательный регистр 151регистр 16 ядра числа, корректор 17ядра числа триггер 18 поправки знака, блок 19 регистров полиадического кода, блок 20 счетчиков рангачисла, счетчик 21 коррекции ранга числа, сигнальный выход 22 устройст - ва, выходы 23 полиадического кода устройства, выходы 24-26 соответственно ядра, ранга и поправки знакачисла устройства.Блок 9 преобразования модулярного кода в константы сужения кода содержит К групп постоянных запоминающих блоков 2 и (К) групп элементов 28 ИЛИ.Постоянный запоминающий блок 27 обладает емкостью п 1; слов, разрядность которых составляет Ьк+1 -11 ош,+,.бит. В память постоянного запоминающего блока 27 по адресу 11(;фш; - 1 записывается кон- станта Блок 14 хранения констант выполнен на основе долговременного запо минак 1 щего устройства емкостью 2 13слов разрядностью 2+Ъ+Ъз бит (Ь= =)3.оО, ш, Т =1 о; (К), э.=2,3), 1 э, ,=11 о 8 гп,1. 50В память блока 1 4 хранени я к он 1стант по адресу Ц 2 ь+,12 +Х записан набор константл Л1 Г 1,(Д,Х)=(Ю., 8,1, ак.111,Допределяемый соотношениямилесли акшк-+1,)0 илиесли )=0;к-а1 - в остальных случаях,Где М = 1 11:Г и шю 1 пк упо1рядоченные по убыванию основания мо дулярной системы счисления (п 1 к"К); через 1 Х обозначается наименьший неотрицательный вычет, сравнимый с величиной Х по некоторому модулю Р1 ГУ 1. Х 1 и.1 Х - соответственно ближайшие к Х слева и справа целые числа.Адресный вход с номеромблока 9 подключен к выходу соответствующего входного регистра 5, э.-й выход - к одноименному входу блока 10 суммирования вычетов, а )-й управляющий вход подключен к выходу -1)-го разряда (К)-разрядного счетчика 6 (э,=1,2К;,)=1,2К; разряды нумеруются начиная с "0"),Блок 10 суммирования вычетов предназначен для сложения по модулю ыэшах ,)(п 1 - 1) за Т=1 о 8 Я тактов (,1 Е 2,3;.,К наборов из К вычетов по модулю ш. Блок 10 имеет Т в каскадную структуру и реализован на реГистрах и сумматорах по модулю ш.Блок 19 регистров полиадического кода содержит три регистра для хранения трех младших цифр кода. Информационный вход и выход э.-го регистра.,2, 3) подключены соответственно к э.-м информационному входу и выходу блока 19, а управляющий вход приема кода - к -му управляющему входу блока 1. регистров, Блок 20 счетчика19ранга числа состоит из счетчиков по модулям ш 1 шш 1,. Счетный вход счетчика по модулю ш подключен к1 цэ.-му счетному входу блока 9, управляющий вход приема кода - к х-му управляющему входу блока; а выход является э.-м выходом блока 20. Информационные входы всех счетчиков объединены и подключены к информационному входу блока 20 счетчиков.,если :о л а+,.1 1 с Х , Корректор 17 ядра числа по входиным величинам 1 б 0,1ш,- и 860 постуйающим соответственно на второй и первый входы, определяет ядро 1 числа по формулек "икКорректор 17 ядра числа может быть реализован с помощью (1+Ь )-разК рядного вычитателя, или постоянного запоминающего устройства емкостью ш К слоев разрядностью (1+Ьк) бит, где Ь =1 одш к.Рассмотрим работу устройства для формирования интегральных характеристик модулярного кода. По сигналу, поступающему на управляющий вход 2 устройства, во входные регистры 5 и (К)-разрядный счетчик 6 через информационные входы 1 и установочный вход 4 устройства поступаютсоответственно модулярный код (Ь, ЬЬх) исходного числа 160,1э М- (.1 = (А) тп 1= 1, 2 К и двоичный код единицы, после чего начинается первый такт операции формирователя интегральных характеристик модулярного кода числа А,Остаток Ы; с выхода регистра 5 через блок 9 преобразования модулярного кода в константы сужения кода поступает на адресные входные шины соответствующего запоминающего блока 27, на управляющий вход выдачи кода которого с выхода (К)-разрядного счетчика 6 подается сигнал 8 для всех х=1,.2К; )=1,2К. Так как на первом такте работы устройства среди сигналов В, В, , Ок единичным является лишь сиг - нал 6, то на выходах блока 9 сформируется набор константЦ=С 1(Ь ) .(Ьр)1 (к). считанный из памяти постоянных запоминающих блоков. 27. Компоненты набора У передаются в блок 10 суммирования вычетов, который по истече 167774нии очередных Т тактов определит величинуКД,= Е с 1(Ь,)На каждом тракте работы устройствапо сигналу, подаваемому на так то вый вход 3 устройства, содержимое счетчика 6 сдвигается на один бит по направлению к старшим рядам, а содержимое счетчика 11 увеличивается на единицу. В результате этого на -м такте =2,3К) в блоке 9 сработают постоянные запоминающие блоки 27, и в блок 10 суммирования поступает набор вычетовЬ 1 С 1(Ь,),1(1, )о .(Ь,), ОО.Суммируя констаты набора Ц,блок 10 по истечении (Т+-го такта получает величину53(1.;) На (Т+1)-м такте в единичном состоянии находится Т-й разряд счетчика 6, поэтому на этом этапе счетчик 1 будет обнулен, а на (Т+2)-мтакте в нулевое состояние установятся триггеры 8 и 18, так как на нулеЗ 0 вые их входы поступает сигнал бг+=1.В этот же момент сигнал б.+ =1 через второй вход элемента 12 ИЛИ пройдет на управляющий вход блока 9 регистров и управляющий вход приема З 5 кода блока счетчиков 20. В результате в блок 19 регистров через первыйинформационный его вход с вйхода соответствующего регистра 5 поступаетостаток Ь, совпадающий с первой 40 цифрой а полиадического кода числа А, а в блок счетчиков 20 и регистр 16 с третьего и четвертоговыходов блока 14 хранения константпоступают соответственно третья ичетвертая константы набора величинформируемого согласно соотйошениям(.2-6) блоком 14 ко входным величинам И , =0 и Х , поступающим соответственно с выходом блока 10 суммирования вычетов, счетчика 11 ивспомогательного регистра 15 (значение величины Х на данном такте несу щественно) лВеличина 7записывается также врегистр 16 ядра. Согласно изложенному, на (Т+,)+2)-м такте =1,2, 1216777К) из памяти блока 14 хранения констант будет считан набор константл Л3+1 (Ц 4 ч 1 Ч к 11) 8-9 К-Д У к+1 ь, Я=Я,.Так как на рассматриваемом такте сигналБ =1, где Ь =(Т+,+1 К, то- -. - "аф величина а Кс третьего выхода блока 14 будет передана в (К+1) й 1 О счетчик блока 20 через информационный его вход, если,1 К, и в третий регистр блока 19 при )=К, величина Г 1.с четвертого выхода блока 14 передается в регистр 15, а также во второй регистр блока 19, если 1=К, Отметим, что величины ч и а, полуючаемые соответственно на третьем и четвертом выходах блока 14 хранения констант в (Т+К)-м такте работы уст ройства (1=К), являются соответственно второй и третьей цифрами полиадического представления числа А,л Лт,е, а=7 а =аз.л25;Признак 8с первого выхода блока 14 подается на единичный триггер 8 и вход установки в "0" регистра 7, после чего в него записываются содержимое соответствующих рзрядов счетчика 6, а величина Бк., вырабатываемая на втором выходе блока 14, поступает на вторые входы элементов И блока 13 Если Ю =О то и Бк =О, поэтому в данном случае на выходах всех элементов И, блока 13 отсутствует единичный сигнал, благодаря чему содержимое счетчиков блока 20 и счетчика 21, регистра 16 и триггера 18 останется неизменным, а в (К3)-й40 разряд регистра 7 с выхода Е;+ -го разряда счетчика 6 поступает Предположим теперь, что Б=8=, ,= 8 1=0,а 6=1, 0,1(К(существование указанного 1, следует45 из того, что в рамках реализуемого алгоритма всегда 8 =). Тогда на ( Т+) +2)-м такте операции в старших1разрядах регистра 7 будут записаны,единицы (первый маркирующий код), вследствие чего на выходах блока 1350 элементов Й с номерами К-) -1. Ки Кформируются соответственно поПРаВКИ ЗНаКа ЧИСЛа ЯК+1 ву и Ц 1 равные полученной на втором выходе блока 14 хранения констант величине 8 Поправка подается на счетный вход 9 счетчика 21 для кор. рекции ранга, первый вход корректора 17 ядра; единичный вход триггера 18 поправки знака числа и первый вход элемента 12 ИЛИ. Если 6=1, то корректор 17 ядра числа произведет коррекцию содержимогорегистра 16Ки полученное, таким образом значение ядра к числа А с выхода корректора 17 запишется в регистр 16 ядра, так как в данный момент на его управляющий вход приема кода с выхода элемента 12 ИЛИ поступает ециничный сигнал, в счетчике 21 сформирубется ранг числа А по формуле =1+к НК + 0, а в триггер 18 запишется поправка 6 . Если 9 =О, то указанные действия не выполняются. В этом случае в регистре 16, триггере 18 и счетчике 21 находятся искомые значения соответствующих интегральных характеристик модулярного кода. Таккак на рассматриваемом (Т+ +2)-м такте операции сформированный на первом выходе блока 14 хранения констант признак о =1, то регистр 7к обнуляется, после чего на его вхо- ды подается содержимое соответствуюших разрядов счетчика 6, а триггер 8установится в единичное состояние,сигнализируя тем самым посредством выхода 22 устройства о том, что на выходах 24-26 устройства сформированы соответственно ядром , ранг Уи поправка знака числа 6 к, отвечающие исходному числу А,Если ) 1 1, то наряду с описаннымдействиями на (Т+ +2)-м такте поправки фК- +1 ( 1=2,3-) с выхода (К1)-го элемента И блока 13поступает на счетный вход (К-1)-госчетчика блока 20 и после коррекцииего содержимого получается (К-,1+2)-яцифра полиадического кода числа Ал(а к+2= ак-на+67-.наш к-", остальные цифРы полиадического кода числа Аформируются аналогично на последующих тактах работы устройства. Пустьсреди признаков Б,бз 6 к единичные,значения принимают лишь признаки 6,(,. д; .,,к-.l, где О(). (,) 1 =К; О (1( К, тогда,согласно изложенному, по истечении(Т+),+2)-го такта (г=1,2., в ) ,дстарших разрядов регистра 7 будутобнулены, а на (Т+,1+ +2)-м на втором такте в разрядах регистра 7 с но -мерами КЗ, Кр 4, ,К-2 содержатся единицы, вследствие чегоФормула изобретения 1. Устройство для формирования интегральных характеристик модулярного кода, содержащее К входных регистров, входы которых являются информационными входами устройства, блок преобразования модулярного кода в константы сужения кода, блок суммирования вычетов, блок из (К) элементов И, элемент ИЛИ и триггер поправки знака, выход которого является выходом поправки знака устройства, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей путем формирования ранга, ядра и коэффициентов полиадического представления чисел, в него введены (К)-разрядный счетчик, (К)- разрядный регистр, триггер, счетчик, блок хранения констант, вспомогательный регистр, .регистр ядра числа, корректор ядра числа, блок .регистров полиадического кода, блоков счетчиков ранга числа и счетчик коррекции ранга числа, выходы К входных регистров соединены с адресными входами блока преобразования модулярного кода в,константы сужения кода, управляющие входы которого подключены к соответствующим выходам (К)-разрядного счетчика, а выходы - к соответствующим входам блока суммирования вычетов, входы (К)-разрядного регистра соединены с соответствующими выходами (К)-разрядного счетчика,25 35 12167на 1-м выходе блока 13 элементов И =К-Д, К-,11,-3К-,)+, - 1) формируется поправка знака числа 8.равная величине Б , +, полученной на втором выходе блока 14 хранения 5 констант. Поправка В;+ поступает на счетный вход (+3)-госчетчика бло-. ка 20, где формируется +3)-я цифра полиадического кода числа А по прави:1,1 +В,шЗ, После коррекфции на (Т+К)-м такте содержимых соответствующих счетчиков и получения второй и третьей цифр полиадического кода числа А во втором и третьем регистрах блока 19 процесс формирования полиадического кода числа А завершается. Значения цифр а,а 1ак снимаются с выходов 23 устройства и на этом операция формирования интегральных характеристик модулярного кода числа А заканчивается,77 8а вход установки в "О" объединен с единичным входом триггера и подключен к первому выходу блока хранения ,констант, первый, второй и третий входы которого подключены к выходам соответственно блока суммирования вычетов, счетчика и вспомогательного регистра, первые входы блока из (К) элементов И соединены с соответствующими выходами (К)-Разряд- ного регистра, вторые входы объединены и подключены к второму выходу блока хранения констант, первые выходы подключены к соответствующим входам блока счетчиков ранга числа, а второй выход соединен с единичным входом триггера поправки знака, первым входом корректора ядра числа и первым входом элемента ИЛИ,. второй .вход которого объединен с нулевыми входами триггера поправки знака и триггера, управляющими входами блока регистров полйадического кода и счетчика коррекции ранга числа и подключен к соответствующему выходу (К)-разрядного счетчика, другие управляющие входы блока регистров полиадического кода и управляющие входы блока счетчиков ранга числа подключены к соответствующим выходам (К)разрядндго счетчика, первый информационный вход блока регистров полиадического кода, информационные входы блока счетчиков ранга числа и счетчика коррекции ранга числа,объединейы,и подключены к третьему выходу блока хранения констант, второй информационный вход блока регистров полиадического кода, вход вспомогательного регистра и первый вход регистра ядра числа объединены и подключены к четвертому выходу блока хранения констант, третий информационный вход блока регистров полиадического кода подключен к выходу первого входного регистра, второй вход регистра ядра числа соединен с выходом корректора ядра числа, второй вход которого соединен с выходом регистра ядра числа и выходом ядра числа устройства, выход элемента ИЛИ подключен к входу приема кода регистра ядра числа, управляющие входы К, входных регистров и (К) - разрядного счетчика объединены и подключены к управляющему входу устройства, счетные входы счетчика и (К)-разрядного счетчика объединены и подключены к тактовому входу9устройства, информационный вход (К)-Разрядного счетчика соединен с установочным входом устройства, выход триггераявляется сигнальным выходом устройства, вход установки в 0 счетчика подключен к соответствующему выходу (К)-разрядного счетчика, а выходы блока регистров полиадического кода и блока счетчиков ранга числа являются выходами полиадического кода устройства. 2. Устройство по п. 1, о т л ичающееся тем, чтоблокпреобразования модулярного кода в константы сужения кода состоит иэ К групп постоянных запоминающих бло.ков и К) групп элементов ИЛИ, ад 1 б 7771 Оресные входы постоянных запоминающихблоков каждой группы объединены иподключены к соответствующим адресным входам блока преобразования модулярыого кода в константы сужения кода, управляющие входы постоянных запоминающих блоков одного порядковогономера каждой группы объединены иподключены к соответствующим управ лжощим входам блока Преобразованиямодулярного кода в константы сужениякода а выходы постоянных запоминающих блоков каждой группы подключенык соответствующим группам элементов 5 ИЛИ, выходы которых соединены с со"ответствующими выходами блока преобразования модулярного кода в константы сужения кода,1216777 оставитель Л. Захароваехред М.Надь" Корректор С киа Редак Коссе Заказ 1001 5 го ении ПП "Патент", г. Ужгород, ул. Проектная,ТиражНИИПИ Государствпо делам изобр13035, Москва, Ж Цодписноемитета СССРоткрытийская наб., д. 4/5