Устройство для вычисления функций синуса и косинуса

(19) (11) 4(51) С 06 Р 7/548 ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЬТИЙ(56) 1. Авторское свидетельство СССРУ 723583, кл. С 06 Г 7/548, 1977,2, Авторское свидетельство СССРВ 1001093, кл. С 06 Р 7/548, 1981(прототип),(54) (57) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯФУНКЦИЙ СИНУСА И КОСИНУСА, содержащее три блока памяти, четыре умножителя, сумматор, вычитатель и блокуправлення, причем выходы первогои второго умножителей соединены с соответствующими входами сумматора,выход которого соединен с выходомсинуса устройства, выходы третьегои четвертого умножителей соединенысоответственно с первым и вторымвходами вычитателя, выход которогосоединен с выходом косинуса устройства, вход опорного значения которого соединен с информационным входом первого блока памяти, выход сумматора соединен с информационнымвходом второго блока памяти, выходкоторого соединен с первыми входами первого и четвертого умножителей,вторые входы которых объединены, выход вычитателя соединен с информационным входом третьего блока памяти, выход которого соединен с первыми входами второго и третьего умножителей, вторые входы которых объе,динены, причем блок управления содержит первый элемент И, счетчик,группу элементов НЕ и сумматор по модулю два, первый вход которого соединен с входом аргумента устройства, тактовый вход которого соединен с первым входом первого элемента И, второй вход сумматора по модулю два через элементы НЕ группы соединен. с выходом счетчика, синхровход которого соединен с выходом. первого элемента И и подключен к выходу управления памятью блока управления, входы управления записью-чтением первого, второго и третьего блоков памяти соединены с выходом управления памятью блока управления, о тл и ч а ю щ е е с я тем, что, с целью увеличения быстродействия, в него введены первый и второй коммутаторы, первые информационные входы которых соединены соответственно с первым и вторым выходами первого блока памяти, вторые информационные входы коммутаторов. соединены соответственно с выходом второго и третьего блоков памяти, выходы первого и второго коммутаторов соединены соответственно с вторыми входами второго и третьего коммутаторов, причем в блок управления введены второй элемент И и узел формирования останова, выходы разрядов сумматора по модулю два соединены с входами второго элемента И, причем узел формирования останова содержит четыре триггера и элемент И, выход которого соединен с вторым входом первого элемента И блока управления и выходом сигнала остановаустройства, выход второго и первого элементов И блока управления соединены соответственно с первым и вторым входами первого триггера узла формирова1140116 ния останова, выход которого соединен с управляющими входами первогои второго коммутаторов и первымвходом второго триггера узла формирования останова, второй вход и прямой выход которого соединены соответственно с выходом первого элемента И блока управления и первымвходом третьего триггера узла формирования останова, второй вход и выИзобретение относится к автоматике и вычислительной технике и может быть использовано в специализированных вычислительных машинах и в цифровых устройствах обработки ин Формации.Известно устройство для вычислений Функций синуса и косинуса, содержащее Ь -разрядный входной регистр, сумматор по модулю два, пер вый и второй коммутаторы, реверсивный счетчик, блок памяти, число- е импульсный преобразователь, блок управления, генератор тактовых импульсов, сумматоры адреса и коррек ции, элементы И, ИЛИ н НЕ 1,Недостатком данного устройства является низкая точность.Наиболее близким к предлагаемому по технической сущности устройству 20 является устройство для вычисления функций синуса и коаинуса, содержащее три блока памяти, четыре умно- жителя умматор, вычитатель и блок управления, причем входы сумматора соединены с выходами первого и второго умножителя, первый и второй входы первого умножителя соединены соответственно с вторым выхо- дом первого блока памяти, первым ЗО входом третьего умножителя и выходом второго блока памяти, вторым входом четвертого умножителя, выход которого соединен с вторым входом вычитателя, первый вход которого соединен с выходом третьего умножителя, а выход является выходом косинуса устройства и соединен с информационным входом третьего блока памяти, выход которого соединен с вторыми вхоО ход коТорого соединены соответственно с входом младшего разряда аргумента устройства и первым входом элемента И узла Формирования останова,второй вход которого соединен с выходом четвертого триггера узла формирования останова, первый и второй вхо"ды которого соединены соответственно сийверсным выходом второго триггера ивходом логического нуля устройства. дами третьего и второго умножите-ля,первый вход последнего соединенс первым входом четвертого умножителя и первым выходом первого. блока памяти, информационные входы которого соединены с входами опорногозначения функции устройства, а управляющий вход - с управляющими входами второго и третьего блоков памяти и выходом блока управления, первый вход которого соединен с входомаргумента, а второй - с тактовымвходом устройства, выход синусаустройства соединен с выходом сумматора и информационным входом второго блока памяти.Кроме того, блок управления содержит элемент И, счетчик, группуэлементов НЕ, сумматор по модулюдва, элемент И-НЕ, вход и выход которого соединены соответственно с выходом сумматора по модулю два и первым входом, элемента И, второй входи выход которого соединены соответственно. с вторым входом блока управления и.входом счетчика, выходы которого через соответствующие эле-.менты НЕ группы соединены с первойгруппой разрядных входов сумматорапо модулю два, вторая группа которых соединена с первым входом блокауправления, выход которого соединенс выходом элемента И,Недостатком известного устройстваявляется низкое быстродействие,Цель изобретения - повышениебыстродействия,Поставленная цель достигаетсятем, что в устройство для вычисления функций синуса и косинуса, содержащее три блока памяти, четыре умножителя, сумматор, вычитатель и блокуправления, причем выходы первогои второго умножителей соединены ссоответствующими входами сумматора,выход которого соединен с выходомсинуса устройства, выходы третьегои четвертого умножителей соединенысоответственно с первым и вторым входами вычитателя, выход которого сое Одинен.с выходом косинуса устройства,вход опорного значения которого соединен с информационным входом первого блока памяти, выход сумматорасоединен с информационным входом 15второго блока памяти, выход которого соединен с первыми входами первогои четвертого умножителей, вторыевходы. которых объединены, выход вычитателя соединен с информационным 20входом третьего блока памяти, выходкоторого соединен с первыми входамивторого и третьего умножителей, вторые входы которых объединены, причемблок управления содержит первый элемент И, счетчик, группу элементов НЕи сумматор по модулю два, первыйвход которого соединен с входом аргумента устройства, тактовый вход которого соединен с первым входом перво в З 0го элемента И, второй вход сумматорапо модулю два через элементы НЕ группы соединен с выходом соответствующих разрядов счетчика, синхровходкоторого соединен с выходом первогоэлемента И и подключен к выходууправления памятью блока управления,входы управления записью-чтениемпервого, второго и третьего блоковпамяти соединены с выходом управления памятью блока управления, дополнительно введены первый и второйкоммутаторы, первые информационныевходы которых соединены соответственно с первым и вторым выходами первого блока памяти, вторые информационные входы коммутаторов соединены соответственно с выходами второ.го и третьего блоков памяти, выходыпервогои второго коммутаторов соединены соответственно с вторымивходами второго и третьего коммутаторов, причем в блок управлениявведены второй элемент И и узелформирования останова, выходы разрядов сумматора по модулю два соединены с входами второго элемента И,причем узел формирования останова содержит четыре триггера и элементИ, выход которого соединен с вторымвходом первого элемента И блокауправления и выходом сигнала останова устройства, выход второго ипервого элементов И блока управления соединены соответственно с первым и вторым входами первого триггера узла Формирования останова, выход которого соединен с управляющимивходами первого и второго коммутаторов и первым входом второго триггера узла формирования останова, второй вход и прямой выход которого соединены соответственно с выходомпервого элемента И блока управления и первым входом третьего триггера узла Формирования останова, второй вход и выход которого соединенысоответственно с входом младшегоразряда аргумента устройства и первым входом элемента И узла формирования останова, второй вход которого соединен с выходом четвертоготриггера узла формирования останова,первый и второй входы которого соединены соответственно с инверснымвходом второго триггера и входомлогического нуля устройства,Количество тактов ю, для предлагаемого устройства составляет длячетного аргументаЬ в: -- +1 1 2для нечетного аргумента в в: - . +2 где в - количество тактов для устройства-прототипа.На фиг.1 приведена блок-схема устройства; на фиг.2 - блок управления, вариант реализации, на Фиг.З узел формирования останова, вариант;на фиг.4 - временные диаграммы работы узла формирования останова.Устройство содержит блок 1 управления, первый 2, второй З,и третий 3 блоки памяти, умножители 4 -4 сумматор 5, вычитатель б, коммутаторы 7, вход 8 аргумента, тактовый 9 вход устройства, вход 10 опорного значения устройства, выход 11 блока управления (управление блоками памяти) и выход 12 блока управления (управление коммутаторами).Блок 1 управления содержит сумматор 13 по модулю два, первый эле 114013мент,И 14, счетчик 15, группу элементов НЕ 16, второй элемент И 17,узел 18 формирования останова, выход 19 второго элемента Ии второй20 выход узла формирования останова.Узел Формирования останова содержит первый 21, второй 22, третий 23 и четвертый 24 триггеры иэлемент 25 И.Предлагаемое устройство работает 10следующим образом.Триггеры 21 и 22 устанавливаютсяв "0", триггеры 23 и 24 - в "1"(цепи установки не показаны). Такимобразом на выходе 20 узла форМирования останова устанавливается разрешающий уровень для прохождения тактовых импульсов по входу 9. Нулевойуровень на выходе 12 блока управления разрешает прохождение через коммутаторы 7 информации с блока 2памяти, единичный уровень - с блоков 3 памяти.Пусть необходимо вычислить синуси косинус для случая (случай А), 25когда угол равен 10 О (четный),На информационном входе блока 2памяти находится значение вхп 1 исов 1 О.На первом такте работы устройства ЗОна вход 8 поступает аргумент даннойФункции, т.е. (1010)При этом (и) старшие разрядыаргумента, те. 101, поступают навходы сумматора по модулю два, амладщий разряд, т.еО, поступаетна информационный вход триггера 23.Данные (и) старшие разряды аргумента и значение, записанное в счетчике 15 (в начальный момент 000), 4 осуммируются в сумматоре 13 по модулюдва, при .ем в сумматор 13 из счетчика 15 поступает инверсное значение.При несовпадении значений, подаваемых на сумматор 13, на выходе вто- А 5рого элемента И 17 получают О, т.е.состояние триггеров 21-24 не .меняется и первый тактовый импульс через элемент И 14 поступает на счетчик 15 и блоки памяти. На первомвыходе блока 2 памяти получают значение вЫ 1 ф, на втором выходе -сов 1 . Значение вп 1 ф поступаетна. входы умножителей 4 и 4 , значение сов 1- на входй умножителей 4 и 4. В то же время из блока 3 памяти по сигналу, идущемус блока 1 управления, поступает на вход умножителей 4 и 4 записанный ранее "О", иэ блока 3 памяти на вход умножителей 4 и 4 - эа 11 11М 3писанная ранее. Полученное навыходе умножителя 4 значение вп 1 О2поступает через сумматор 5 в блок3 памяти. Полученное на выходеумножителя 4 значение сов 1 посту 3пает через вычитатель 6 в блок 3памяти, На втором такте работыснова происходит суммирование помодулю два (-1) старших разрядоваргумента и кода, записанного в счетчике 5. Из блока 3 памяти поступает на вход умножителей 4 и 4 значение вхп 1, из блока 3 - на входумножителей 4 н 4 значение сов 1,После перемножения соответствующие произведения поступают на сумматор 5 и вычитатель 6, На выходе сумматора 5 получают значение вж 2,на выходе вычитателя 6 - значениесов 2, которые заносятся соответственно в блоки 3 и 3 памяти,На следующих тактах работы нахо-дят вп 3, сов 3, в 1 п 4, сов 4.При определении вп 5 (сов 5)значение, записанное в счетчике 15уравнивается со значением (ь"1)старшими разрядами аргумента, на выходе элемента 17 И появляется "1"(фиг. 46).В следующем такте работы даннаяпо переднему фронту тактовогоимпульса устанавливает триггер 21в "1", открывая коммутаторы 7 подругим входам (рис. 4 в), т,е, на выходе сумматора будет значение вп 10на выходе вычитателя - значениесов 10, которые поступают на блоки 3 памяти.В следующем такте работы триггер22 устанавливается в "1", положительный перепад которой заносит втриггер 23 информацию с младшегоразряда аргумента, т.е. "0" (Фиг.43),который через элемент И 25 поступает на элемент И 14 и останавливаетработу устройства,Ксли угол (случай В) равен 11(нечетный), на информационный входтриггера 23 поступает "1"Работаустройства нроисходит аналогичнослучаю А до момента вычислениявьп 10, сов 1 О (шестой тактовыйимпульс).При поступлении седьмого тактового импульса триггер 21 сбрасывается1140116 7в"О" (фиг,4 е), т.е. разрешает прохождение информации с блока 2 памяти на выходы коммутаторов 7, на выходе триггера 25 подтверждается уровень "1" (фиг. 4 е), На выходе вычи тателя 6 получают сов 11 , на вы,ходе сумматора 5 - в 1 п 11При поступлении следующего импульСа триггер 22 сбрасывается в "О" 1 О (фиг.4 ъ), устанавливая. в "О" триггер 24 (фиг.4 ж),который через элемент И 25 поступает на элемент И 14 и останавливает работу устройства. Последний тактовый импульс имеет длительность, равную задержкам на элементах 22, 23 и 25, т.е. является укороченньв. Блоки памяти построены таким образом, что для их работы длительность тактовых импульсов должна быть намного больше, т.е. послед" ний импульс не меняет их состояния.Применение предлагаемого устройства для вычисления функций синуса и косинуса позволяет повысить быстродействие, 1,9 раза (для области О -;.).Я41401)б Составитель А.Зоредактор Л,Пчелинская Техред С.Йоваий Корректор М.Деичик аказ 264/37 Тирам 710 П ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 333035, Москва, Ж, Раущская наб., д. 4одпис Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4