Устройство для извлечения квадратного корня

(54)(5 КВАДРА УСТРОЙС ГО КОРН гистр р тр, пер мутатор ЕНИЯре- игоВО ДЛЯ ИЗВЛсодержаще зультата, с ый и второй и блок упра гистр,вый рег с маоры, к ния причем блок упре элемента Иотлич аю ржит четыент ИЛИ,вления с первый э е е с я тем, что,елью со ат, оно ращен содер й и в а в б я аппаратурных з ит группу элемен орой элементы НЕ ок управления вв элемент 2 И-ИЛИ, етвертый элемент по восьмой элем а т НЕ, первь триггер, ны дешифрой, тре.ИЛИ и с аторий и ятог СУДАРСТВЕННЫЙ КОМИТЕТ СССР ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЬГП(56) 1. Авторское свидетель754411, кл. С 06 Г 7/552,2. Авторское свидетельст1015380, кл. С 06 Г 7/552 выход первого элемента И соединен спервым входом дешифратора, второйвход которого соединен с выходомпереноса первого сумматора, первымивходами элементов 2 И в И, второго,третьего элементов И и инверснымвходом четвертого элемента И, второй вход третьего и прямой вход четвертого элементов И объединены исоединены с первым входом второгоэлемента ИЛИ,. вторым входом элемента 2 И-ИЛИ, прямым выходом триггера,первым входом первого элемента ИЛИи входом первого элемента НЕ, инверсныи выход триггера соединен с.первыми входами первого, пятого, шестого и седьмого элементов И, вторым входом второго элемента И и третьим входом элемента 2 И-ИЛИ, четвертый вход которого соединен с вторыМвходом первого элемента И и выходомпереноса второго сумматора, первыйвыход дешифратора соединен с вторымвходом пятого элемента И, выход которого соединен с первым входом третьего элемента ИЛИ, второй вход которого соединен с выходом четверто-.го элемента И, второй выход дешифратора соединен с вторым входом шестого элемента И, выход которого соединен с первым входом четвертого элемента ИЛИ, второй вход которого соединен с выходом третьего элемента И,третий выход дешифратора соединенс вторым входом седьмого элемента И,инверсным входом восьмого элементаИ и установочным входом триггера,счетный вход которого соединен с вхо-.дом тактовых импульсов устройства,прямым входом восьмого элемента И итактовым входом регистра, выходы 11( П - разрядность аргумента) старшихразрядов которого соединены с входами соответственно с пятого по ( и+4)-йпервой группы информационных входовкоммутатора, входы с пятого по(0+4)-й второй группы. информационныхвходов. которого соединены с выходамипервого сумматора, входы с первогопо четвертый первой и второй группинформационных входов коммутаторасоединены соответственно с выходамичеть 1 рех старших .разрядов сдвиговогорегистра, вход сдвига которого соединен с входом сдвига регистра.резуль 11401 тата и выходом восьмого элемента И, выход элемента 2 И-ИЛИ и выход второго элемента ИЛИ соединены соответственно с входами первого и второго разрядов регистра результата разрядные выходы которого соединены с входами элементов НЕ группы, выходы которых соединены соответственно с входами с четвертого по (11+3)-й первого слагаемого первого сумматора и входами с пятого по Ь+4)-й второго сумматора, входы первого и второго разрядов слагаемого первого сумматора объединены и соединены соответственно с входами третьего и четвертого разрядов первого слагаемого второго сумматора, выходом первого элемента ИЛИ и входом второго элемента НЕ, выход которого соединен с входа 17ми первого и второго разрядов первого слагаемого второго сумматора, выход первого элемента НЕ соединен с входом третьего разряда первого слагаемого первого сумматора и вторым входом первого элемента ИЛЙ, разрядные входы второго слагаемсго первого и второго сумматоров соединены соответственно с разрядными выходами регистра, разрядные выходы второго сумматора соединены соответственно с входами третьей группы информационных входов коммутатора, управляющие входы которого соединены соответственно свыходами третьего и четвертого элементов ИЛИ и выходом седьмого элемента И, разрядные выходы коммутатора соединены соответсвенно с разрядными входами регистра.Изобретение относится к вычислительной технике и можетбыть исполь-зовано при построении быстродействующих цифровых вычислительных машин.Известно устройство для извлечейия 5 квадратного корня, содержащее сумми- . рующий блок, выполненный в виде усеченной матрицы сумматоров и вычитателей, содержащей и строк и ш столбцов, а также элементы НЕ. 10Однако данное устройство для извлечения квадратного корня характеризуется сложностью и большими аппаратурными затратами.Наиболее близким к предлагаемому является устройство для извлечения квадратного корня, содержащее регистры подкоренного,числа и результата, регистр сдвига, сумматоры, вычитатели, группы элементов И"ИЛИ, группы элементов ИЛИ,блок формирования цифр результата и коммутатор, причем выход, первого сумматора соединен с первыми входами второго и сумматора и первого вычитателя, выход второго сумматора соединен с первыми входами, третьего сумматора и второго .вычитателя, первый выход первого вычитателя соединен с первыми входами четвертого сумматора30 и третьего вычитателя, первые выходы третьего и четвертого сумматоров, второго и третьего вычитателей соединены с информационными входами коммутатора,. выход которого соединен с входом регистра подкоренного числа, первые входы группы эле; ментов И-ИПИ и первой, второй, третьей, четвертой, пятой и шестой групп элементов ИЛИ соединены с выходом регистра результата 2 .Недостатком известного устройства являются большие аппаратурные затраты.Цель изобретения - сокращение аппаратурных затрат;Поставленная цель достигается тем, что устройство для извлечения квадратного корня, содержащее регистр, регистр результата, сдвиговой регистр, первый и второй сумматоры, коммутатор и первый блок управления причем блок управления содержит четыре элемента И и первый элемент ИЛИ, дополнительно содержит группу элементов НЕ, первый и второй элементы НЕ и триггер, а в блок управления введены дешифратор, элемент 2 И-ИЛИ, второй, третий и четвертый элементы ИЛИ и с пятого по восьмой элементы И, выход первого элемента И соединен с первым входом дешифратора,11401второй вход которого соединен с выходом переноса первого сумматора,первыми входами элементов 2 И-ИЛИ, второго, третьего элементов И и инверсным входом четвертого элемента И,5второй вход третьего и прямой входчетвертого элементов И объединеныи соединены с первым входом второго элемента ИЛИ, вторым входом элемента 2 И-ИЛИ, прямым выходом триггера, первым входом первого элемента ИЛИ и входом первого элемента НЕ,нверсный .выход триггера соединен стпервыми входами первого, пятого,шестого и седьмого элементов И, 15вторым входом второго элемента И итретьим входом элемента 2 И-ИЛИ, четвертый вход которого соединен с вторым входом первого элемента И ивыходом переноса второго сумматора,первый выход дешифратора соединен свторым входом пятого элемента И, выход которого соединенс первым входом третьего элемента ИЛИ, второйвход которого соединен с выходом чет вертого элемента И, второй выход дешифратора соединен с вторым входомшестого элемента И,. выход которогосоединен с первым входом четвертогоэлемента ИЛИ, второй вход которогосоединен с выходом третьего элемента И, третий выход дешифратора соединен с вторым входом седьмого элемента И, инверсным входом восьмогоэлемента И и установочным входом триггера, счетный вход которого соединен с входом тактовых импульсов устройства, прямым входом восьмого элемента И и тактовым входом регистра,выходы и старших разрядов которого40соединены с входами соответственнос пятого по (и+4) -й первой группыинформационных входов коммутатора,выходы с пятого по (и+4) -й второй.группы информационных входов которо-го соединены с выходами первого сумматора, входы с первого.по четвертыйпервой и второй групп информационных входов коммутатора соединенысоответственно с выходами четырехстарших разрядов сдвигового, регистра,50вход сдвига которого соединен с входом сдвига регистра результата и выходом восьмого элемента И, выходэлемента 2 И-ИЛИ и выход второго элемента ИЛИ соединены соответственно 55с входами первого и второго разрядоврегистра результата, разрядные выходы которого соединены с входами 17 4элементов НЕ группы, выходы которыхсоединены соответственно с входами счетвертого по (и+3)-й первого слагаемого первого сумматора и входами спятого по (и+4) -второго сумматора,входы первого и второго разрядов первого слагаемого первого сумматораобъединены и соединены соответственнос входами третьего и четвертого разрядов первого слагаемого второго сумматора, выходом первого элемента ИЛИи входом второго элемента НЕ, выходкоторого соединен с входами первогои второго разрядов первого слагаемого второго сумматора, выход первогоэлемента НЕ соединен с входом третьего разряда первого слагаемого первого сумматора и вторым входом первого элемента ИЛИ, разрядные входы второго слагаемого первого и второго сум"торов соединены соответственно с -1разрядными выходами регистра, разрядные выходы второго сумматора соединены соответственно с входамитретьей группы информационных входов коммутатора, управляющие входыкоторого соединены соответственнос выходами третьего и четвертогоэлементов ИЛИ и выходом седьмогоэлемента И, разрядные выходы комму-татора соединены соответственно сразрядными входами регистра.На фиг. 1 представлена блок-схема устройства; на фиг. 2 - схема блока управления,Устройство (фиг. 1) содержит сдвиговый регистр 1, коммутатор 2,регистр 3, первый 4 и второй. 5 суммато-.ры, регистр 6 результата, группу элементов НЕ 7, элемент НЕ 8, элементИЛИ 9, элемент НЕ 10, триггер 11 иблок 12 управления.Блок управления (фиг. 2) содержит элемент И 13, дешифратор 14, элементы И 15-19, элементы ИЛИ 20 и 21, элемент И 22, элемент 2 И-ИЛИ 23, элемент И 24 и элемент ИЛИ 25.Предлагаемое устройство функционирует по циклам. В каждом цикле работы устройства определяется две цифры результата, Цикл может состоять из одного или двух тактов. Если очередная пара цифр результата равна 00 или 01, то цикл содержит один такт, если очередная пара цифр результата равна 10 или 11, то цикл содержит два такта. В каждом такте происходит сдвиг- содержимого сдвиговогорегистра 1 на четыре разря)ца влево, исдвиг на регистре результата 6 надва разряда влево. Четыре сдвинутыхразряда регистра 1 поступают в четыре младших разряда регистра 3 через 5коммутатор 2.В остальные разряды регистра 3 через коммутатор 2 записывается содержимое этого же регистрав предыдущем цикле, сдвинутое влевопа четыре разряда. Затем производится суммирование на сумматоре 5 содержимого регистра 3 и кода, содержащего в младших четырех разрядахцифры 1100, а в остальных - инвертированное содержимое регистра реэуль" 15тата 6. На сумматоре 4 суммируетсясодержимое регистра 3 и кода, содержащего в трех. младших разрядах цифры111, а в остальных разрядах инвертированное содержимое регистра результата 6. Если значения переносов сумматоров 4 и 5 равны 00, то в следующем цикле на регистр 3 поступаетчерез коммутатор 2 сдвинутое на четыре разряда влево содержимое регистрра 3 и очередные четыре разряда подкоренного выражения с регистра 1,а на регистр 6 поступают с блока 12управления очередные цифры результаЬ 00. Если значение переносов сум ЗОматоров 4 и 5 равны 10, то в следующем цикле на регистр 3 поступаетчерез коммутатор 2 сдвинутое на четыре разряда влево содержимое сумматора 4 и очередные четыре разрядаподкоренного выражения с регистра 1,а на регистр 6 поступают с блока управления 12 очередные цифры реэультата 01Если значения переносов сумматоров равны 11, то очереднойцикл состоит из двух тактов, причемво втором такте происходит установка триггера 11 в единичное состояние, сдвиги в регистрах 1 и 6 в первом такте не производятся. Во второмтакте происходит запись через коммутатор 2 в регистр 3 содержимого сумматора 5. На сумматоре 4 во второмтакте производится суммирование содержимого регистра 3 и кода, содержащего в двух младших разрядах цифры11, в третьем разряде цифру О, а востальных разрядах инвертированноесодержимое регистра 6. Если переноссумматора 4 во втором такте равен1, то в следующем цикле производитсязапись в регистр 6 очередных цифр.результата 11. В регистре 1 производится сдвиг, а на регистр 3 через коммутатор 2 поступает сдвинутое на четыре разряда влево содержимое сумматора 4 и очередные четыре разрядаподкоренного выражения с регистра 1.Триггер 11 устанавливается в "0",Если перенос сумматора 4 во второмтакте равен О, то в следующем циклев регистре 1 производится сдвиг, ана регистр 3 через коммутатор 2 поступает сдвинутое на четыре разрядасодержимое регистра 3 в предыдущемцикле и очередные четыре цифры подкоренного выражения с регистра 1. Триггер 11 устанавливается в "0" и циклзаканчивается. В следующем цикле вычисляются две очередные цифры результата./5 Филиал ППП "Патент", г. Ужгород, ул оект Заказ 265/38 ВНИИПИ Госуда по делам из 113035, Иоскв