Устройство для обнаружения ошибок в блоках памяти

(1)5 " 11 С 29/О НИЕ И юп, ф ческии инс и А,А.Кожух8.8)идетельство11 С 29/00,етельство СС1 С 11/14,ЖЕН 98 СР 19 ЛЯ ОБНАРУАМЯТИОТНОСИТСЯа иман 1 вычи к устройапоми 14шибок в СИТСЯ К ВЫЧИСЛИименно к устройшибок В блоках Изобретение от тельнои технике,ствам Обнаруженитпамяти. Цель дежности и ная схема бок в бло ма бчокасхема Фор на нафиг а 5-7 - гр ет ь его на Фиг, 8 иллюстрир ошибок В обмена с Устроока ОСУДАРСТНЕННЫИ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМПРИ ГКНТ СССР(57) Изобрете 1 лиелительной техникествам обнаружения о зобретення - повышение наустройства.1 представлена структур- устройства обнаружения ошиках памяти; на Фиг. 2 - схесинхронизадии на Фиг. 3 мирователя адреса и режима,- схема блока памяти схемы первого, второго и коммутаторов соответственно;схема анализатора ошибок, ующая механизм образования ЦМД ВУ; на Фиг. 9 - способыЦИД ЗУ.ство для обнаружения ошибок памяти (фиг . 1) содержит Вающих устройствах с послеповата,.ть -ным доступом, Целью изобретения явя ется повышение надежности устройства.,Устройство для сбнаруже 1 нл Ошибок Вблоках памяти сопержит блок синхг Он;1 : -акции 1, первый коммутатор , блок н.мяти 3, Ьормирователь адреса и 1.ед 1.Ма 1, Вторвй 5 И Тратий 6 Ког;."-Га 1 0-.ры, Формирователь прс веро:ных ра ц".: -цов 7, анализатор 011 а 100 к 8, В ,1 гч;блона Гттнкр 01 Г 1 З г т 1 тт 17 и аги. тре:ьего ком 1 лутз ОВОВ и а. Нг=. - ;, .:Оюнбон НЭ ЗВ 011 й 110 10 НЬ СТЛТ 7 11 С,с 1 1 г: Т 1 т)стр 01 лств за сгет Обес 11 с-" с.ни а с.наружения Факта 1.г:и.111 Я и алросапакетных ошибок:1 нВнснмых 0111 -бок кратности СОлс.Ву 9 и;.,Ол 011 1 синхр Он 1. 3 а.5 ж, Вр вь 1 й ко: 11 лутатор 2, блок.;Чм: тиФор 1 а 10001 атель 4 адреса и р".:.1 С а, Второй 5 иТрЕ гни б КОМ.срт; гтт.: 101 у:-Оал асЬ(фиг. 6) - элемент И-ИЛИ 45 и дваэлемента ИЛИ 46 и 47, коммутатор6 (фиг. 7) - элемент И-ИЛИ 48,Анализатор 8 ошибок (фиг. 8) со1 цержит коммутатор 49, триггер 50,1 блок 51 счетчиков, блок 52 ВЯ-триггеров, элементы И 53-59, элементИ-ИЛИ 60 и триггер 61. На фиг. 9показаны способы обмена с ЦМП 3 УУстройство для обнаружения ошибокв блоках памяти кодирует и декодируетинформацию при обмене с внешнимиблоками памяти типа ЗУ на цилиндрических магнитных доменах (ЦМЛ). Такое ЗУ представляет собой один илинесколько запоминающих модулей, на, каждом из которых размещено г. =4-8(до 16) мик 1 госборов, работающих параллельно. Минимальной адресуемой 25единицей информации для каждой микро, сборки является страница данных Н,разрядность которой равна числу регистров хранения (Н = 256/1024), Такая страница считывается последовательно. При параллельной работе четырех микросборов информационнаяемкость адресуемого массива будетравна И разрядов,Возникающие в ЦМП ЗУ ошибки можноусловно разбить на два вида (фиг,9):35ошибки, возникающие сразу во всехмикросборках, например в результатепомех, вызывающих сбои в работе усилителей считывания; ошибки, возникаю-щие в одной нэ работающих в параллельмикросборок, в ее двух-трех смежныхрегистрах хранения, например, в результате ложной репликации (деления)одного ЩЩ в соседний регистр.Если возникает ошибка первого типа, то при чтении в информационноммассиве она образует пакет ошибочныхразрядов, который обнаруживается иисправляется простым циклическим кодом типа кода файрд, Если имеет место ошибка второго из названных типов,то пскажешые разряды, считываемыеиэ одной мнкросборки, в информационНом массиве окажутся разделеннымимежду собой правильньии разрядами,считанными из других микросборок,т.е. обрлую".ся две-трн независимыеошибки 1 пя пк исправления требуются уже другие, более мощные, коды. Однако применение в одном устройственескольких кодов приведет к значительному росту аппаратных и временныхзатрат.В предлагаемом устройстве дляобнаружения ошибок первого и второготипов с определением их адресов используется один код, например циклический (п,1)-код Файра, где и и кравны соответственно общему числуразрядов кодовой йоследовательности ивходящих в нее информационных разрядов,Для того, чтобы такой код могисправлять несколько независимыхошибок, предлагается при записи инФормации кодировать ее дважды. Приэтом первое кодирование предполагает,что информационный массив Формируется следующим образом: сначала черезкодирующее устройство проходит Яразрядов, которые затем,записываютсяв первую микросборку, затем Й разрядов, предназначенных для записи вовторую микросборку, и т.д. до 1. Полученный таким образом массив размещается в буфере. При втором кодиро-.вании массив складывается иэ последовательно следующих, разрядов, каждый из которых затем записываетсяв первый регистр хранения своей микросборки, затем 1 разрядов, предназначенных для записи во вторые регистры хранения и т.д. до И,1Такое кодирование приведет к тому, что при появлении ошибки первого типа она будет обнаружена и зафиксирована вторым кодом, для которого она представляет собой пакетную ошибку. Если будет иметь место ошибка второго типа, то она будет обнаружена (и будет определен ее адрес) первым кодом, для которого независимые ошибки объединятся в пакет. По логике работы устройства сначала осуществляется декодирование вторым кодом, Лля него ошибка второго типа представляет собой два одноразрядных пакета. Такую ошибку он не может.исправить (указать ее адрес), но способен обнаружить, т.е. установить факт наличия ошибки. Это является сигналом для начала декодирования по первому коду.Устройство работает следующим образом.Перед началом работы производится начальная установка путем обнуления счетчиков 16, 31-35 и 51, триггеров 50 и 61 и соответствующих эле- .5 ментов блока обнаружения ошибок.Кодирование информации осуществляется в два этапа.На первом этапе блок данных из1 с = И1 (где И - разрядность траницы 10данных одной ЦМД-микросборки,число ЦМД-микросборок, работаощих па -раллельно) разрядов поступает з буферный блок 3 памяти и одновременно вформирователь 7. При этом в блок 3памяти данные записываются через коммутатор 2 последовательно по М .= 256разрядов в каждую из Т = 4 микросхем39-42, что обеспечивается подачейадресной информации, сигнала выборкиВК и зп/чт от блока 4. Пересчет адресов для каждой микросхемы осущьствляется в счетчике 33, а выбор микросхемпроизводится через счетчик 34, ком в ,мутатор 36 и дешифратор 38. Разрешающим сигналом на весь этот этап является сигнал 1.1, формируемый в блоке1 синхронизации. В то же время данньечерез коммутатор 5 проходят черезспор 1.1 рователь 7, .-, котором .Через сстс)тактов будут сд орьированы г провероч -ных разрядов кода - первичное кодирование. Эти разряды из фор.ироцатеп 55 7через коммутатор 2 записываются зблок 3 памяти в микросхемы 43, Управ 35ление зап 1 с ью асуцест вятся б 11 оком 4через счетчик 35, элементы тЦсИ 29 и.50 при сопзовождении синхросигсаля1.1 НЯ втором этасе информация постуг пает на зап;сь из бссока .5 памяти зо внешнее ЗУ на сссДсостоящее из микросборок, и одновременно з формттрозатель 7. Но тесерь кодируесьй массив из 1 с .= 1 сс; р-:,зрядоз формируется ИНЯЧЕ, СНЯЧЯЛЯ СттЫЗЯЕТСЯ ПЕРЗЫй разряд из микросхемы 39 затем первый разряд из мтскОсХамы 40 и далее из микросхем 41 и 42, эти Рязряды, собранные з слово, параллельным кодом записываются з 1 МД 3 У ,эта часть конт роллера Ц.11 3 У не Оказана) Далее считываются последовательно вторые разряды из ьскросхем 39, 40, 41 и 42, При этом адресная информация Формируется в с еттике 32, а сигнал ВЫбоРКИ СО СЧЕтяика 31 гтОСтуПяЕт через коммутатор 36 ня дешифратор 38,Управляющим сигналом является сигнал,.1.2.В такой последовательности разряды поступают в формирователь 7, где они кодируются тем же кодом. Сформированные через к тактов прозерочнье разрядь (г) из Формирователя 7, сопрозождаемье синхрасигна 1 ом 1,2, поступают Цна запись в Р 1 Д ЗУ - вторичное кодирование. Поскольку в обоих случаях1 СПОЛЬЗ "Етсн то с ЖЕ КОД т то Г, = Га е Процедура кодиров и ния зака нчива ется перезапсью из блока 3 (микросхемы 43)-через коммутатор 6 проверочных Разрядов х, з ЮД ЗУ. При этом сигнал зьборки Формируется из сигнала 1,2т( олокя 2 синхронизации.Декодирование информации также Ос 5.щестзляетс 51 в два этапа.Информационный блок из и = 1 + + т,т + г, Разрядоз от ПМД ЗУ принимается в устройство. Первые 1 с разрядов записываются в блок 3 памяти (микросхемы 39-42) по сигналу 2.1. При этом считьсзаемые разряды сначала по одному записЫваются з первую микросхему 39, зятем в М 11 кросхемы 40, 41 и 42, Следующие разряды снова по ОС;.110 МУЗат.: СЬЗ;"." ГСЯ З МИКРОСХЕМЫ с 9 40, 4, и 42. с"15 рмРезание адресов осущ ьст.:л 51 дтся с ет 11 иком 32 через ком; ута.с" 7 с 1 гналы выборки микросхеч - сче.ихо. 31 через ком 0 днозремеч о к + г. Разрядов через коммута;Оз . поступают з б 5 Ок обнаружения остис-. з котором осущестияется л .о,срезани. информации Прием Рязряцоз с.-. с остг. Я,ождается сиснялсм 2,, .;:ссс:е ссодом прозеЗот:11 ЫЕ ВЯЗО 5 ЗЬ". М".:гтС 51 Па За.;з 51.:ется с.:;- .: ., Ацресняя нн.Ъо-.яция формру ется счетчиком 35.яВ тС 1 у.;О Вр,: у.",; тацом СИГНялягсбрасывае", я з 0 блок ОбнаруженияОплтбот,Содержание "дока ос ц:-:ен 11 я Опв 1 бок тосле трсто.с; 1 т ,-;зрядовЯИЯ 51 изрруется з блс 1 к8, .Сли ошибок вторч 1 ьм;. ",Ом ке обнаружено,то ня выходе э 5 е:.Нто И 54 появляетсясигнал "Ош 1 тбок нет", От. сбнаруженаксррективчемая ошнска, то блок 8зь;рабатывает с отчетус:,ш 1 й сигналпо выходу эдеме; я И 5"; которыйвьесте с инсЬорь,1 сис. Ос адресе Опсттбкн и ее "картинке" с коммутатора 49по выходу 14 передается в центральный процессор для проведения в даль"нейшем коррекции ошибок.Если вторичным кодом обнаруженанекорректируемая ошибка, то открывается элемент И 53, начинается .подсчетимпульсов в счетчике 51 и одновременно открывается элемент И 57, на выходе которого формируется синхросигнал 2,2.3, который сопровождает прием Ы разрядов в Формирователь 7 длядекодирования первичным кодом, Этиже импульсы обеспечивают Формирование адресной информации и сигналоввыборки блоком 4, По этим данным изблока Э считывается информационнаяпоследовательность в следуиицем порядке: Я разрядов :из микросхемы 39,затем из микросхемы 40 и т,д. Послеприема 1 разрядов начинается чтениеК разрядов иэ микросхемы 43. Этапередача сопровождается синхросерией2,2.3, формируемой на выходе элемента И 58, управляемого сигналом сблока 52.Считываемая в таком порядке информационная последовательность поступает в форилрователь 7. Если на вы-,ходе этого блока Формируется сигнал"Нет ошибок" нли "Иекорректируемаяошибка", то анализатор 8 ошибок вырабатывает через элементы И 56 и И-ИЛИ60 сигнал "Некорректируемая опплбка".Если на выходе формирователяимеет место сигнал "Корректируемаяошибка", то через элемент И 59 передается сигнал "Корректируемая ошиб"ка", который вместе с информациейс коммутатора 49 об адресе ошибкии ее картинке" поступает в процессор .Предлагаемое устройство обладаетболее широкими Функциональными возможностями, поскольку позволяет обнаруживать и определять адрес какнезависимых, так и пакетных ошибокпри незначительном увеличении аппарат"ных затрат,50Формула изобретенияУстройство для обнаружения ошибок а блоках памяти, содержащееблок памяти, Формирователь адреса и режима,55 Формирователь проверочных разрядов, адресиые нхопы первой и второй групп блока памяти соединены с выходами первой и второй групп формирователяадреса и режима, первый управляющийвход которого соединен с первым управляющим входом Формирователя проверочных разрядов и является входомсинхронизации устройства, о т л ич а ю щ е е с я тем, что, с цельюповышения надежности устройства,в него введены блок синхронизации,первый, второй и третий коммутаторы, анализатор ошибок, первый управляющий вход блока синхронизации соединен с первыми управляющими входамианализатора ошибок и формирователяадреса и режима, второй управляющийвход блока синхронизации являетсявходом управления режимом устройства,третий управляющий вход блока синхронизации соединен с вторыми управляющими входами Формирователя адреса и режима и анализатора ошибок,первым управляющим входом второгокоммутатора и является входом начальной установки устройства, информацион-.ный вход первого коммутатора соединен с первым информационным входомвторого коммутатора и является информационным входом устройства, первыйвыход блока синхронизации соединенс третьим управляющим входом формирователя адреса и режима, первымуправляющим входом первого коммутатора и вторым управляющим вхоцом второго коммутатора, первый выход которого соединен с вторым управляющимвходом формирователя проверочныхразрядов, первый выход которого соединен с первым управляющим входомтретьего коммутатора и вторим управляющим входом первого коммутатора,третий управляющий вход которого соединен с одноименным входом второгокоммутатора, четвертым управляющимвходом Формирователя адреса и режимаи вторым выходом блока синхронизации,третий выход которого соединен с питым управляющим входом формирователяадреса и режима, четвертым управляющим входом второго коммутатора ивторым управляющим входом третьегокоммутатора, третий управляющий входкотррого соединен с пятым управляющим входом второго коммутатора и счетвертым выходом блока синхронизации пятый выход которого соединенс шестым управляющим нхопом формирователя адреса и режима и четвертымуправлякщим входом третего коммута/: 7 тора, информационный вход к отар ог о соединен с вторым информационным входом второго коммутатора и с выходом блока памяти информационный вход ко-.у5 торого соединен с выходом первого коммутатора, четвертый управлякяций вход которого соединен с седьмым управляющим входом формирователя адреса и режима и шестым выходом блока синхронизации, седьмой выход которого соединен с шестым управляющим входом второго коммутатора, второй выход которого соединен с третьим управляющим входом формирователя проверочных разрядов, выходы первой и второй групп которого соединены с входами первой и второй групп анализатора ошибок, первый выход которого соединен с седьмым управляющим входом нто- О рого коммутатора и восьмым управляющим входом формирователя адреса и режима, девятый управляющий входкоторого соединен с пятым управляющимвходом первого коммутатора, восьмымвыходом блока синхронизации и восьмым управляющим входом второго коммутатора, девятый выход блока синхронизации соединен с третьим управляющимвходом анализатора ошибок, второйвыход которого соединен с десятымуправляющим входом формирователяадреса и режима и девятым управляющим входом второго коммутатора, третий выход которого соединен с четвертым-;управляющим входом формирователя проверочных разрядов выходы первой и второй групп анализатора ошибокявляются группами управляющих и информационных выходов устройства соответственно, выход третьего коммутатора является информационным выходомустройства,оставитель И.Лапушкииехред Л.Олийнык Корректор Н.Ревская Редактор Веселовская аказ 439 Гагарина, 101 И НПроизводственно-издательский комбинат Патент , г. Ужгород,ВНИИПИ Государственного 113035, Тираж Подои омитета по изобретениям и оМосква, Ж, Раушская наб оекрытиям при ГКНТ СС4/5