Запоминающее устройство с самоконтролем

ОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветскихСоциалистическихРеспублик 11 н 955209(22) Заявлено 04,01,81 (21) 3228964/18-24с присоединением заявки Мо(23) ПриоритетОпубликовано 300882. Бюллетень Мо 32Дата опубликования описания 30,08,82. 51) М. Кл. 6 11 С 29/00 Государственный комитет СССР по делам изобретений и открытий(54) ЗАПОМИНАЮЩЕЕ УСТРОИСТВО С САМОКОНТРОЛЕМ Из обре тение относи тся к запомина. ющим устройствам.Известно запоминающее устройство с самоконтролем, содержащее матрицу элементов памяти, схемы логики обрамления, позволяющие производить обращение при записи и считывании информации только к одному элементу памяти матрицы Г 1)Недостатком этого устройства является низкая надежность,Из известных устройств наиболееблизким техническим решением к предлагаемому является запоминающее устройство с самоконтролем, содержащеенакопитель, числовые шины которогосоединены с выходами дешифратора строк,основные выходные шины - с входамиблока считывания, выход которого подключен к первому входу первого сумматора по модулю два и первому входупервого блока исправления ошибок,второй вход первого блока исправления ошибок соединен с вторым входомпервого сумматора по модулю два ивыходом второго блока исправленияошибок, первые и вторые входы второго блока исправления ошибок соединены соответственно с выходами блокакодирования и дополнительными выходными шинами накопителя, первые ивторые входы блока кодирования соединены соответственно с входами и выходами дешифратора адреса столбца,управляющими входами блока считывания и с входами основных элементов И,подключенных к шинам записи, разрешения записи, управления и основнымразрядным шинам накопителя, а третийи четвертый входы первого блока исправления ошибок соединены соответственно с шинами записи и разрешениязаписи, первый и второй выходы егос первыми и вторыми входами дополнительных элементов И, третьи входы которых соединены с шиной управленияи первым входом выходного блока, авыходы - с дополнительными разрядными шинами накопителя, второй входвыходного блока соединен с выходомпервого сумматора по модулю два 2),Недостатком этого устройства является невысокая надежность, обусловленная повышенным потреблением мощности из-за одновременной записи проверочной информации во все дополнительные разряды опрашиваемого слова накопителя при обращении к дефектному элементу памяти,955209 50 60 Пель изобретения - повышение надежности устройства.Поставленная цель достигается тем,что в запоминающем устройстве с самоконтролем, содержащем матрицу элементов памяти, первые входы которых соединены с выходами дешифратора адреса строк, вторые входы элементов паМяти одних из столбцов матрицы подкЛЮчены к первым выходам основных элементовИ, вторые выходы которых соединены с выходами элементов памяти одних из столбцов матрицы и нходами блока считывания, вторые входы элементов памяти других столбцов матрицы подключены к первым входам дополнительных элементов И, блоки исправления ошибок, первый сумматор по модулю два, блох вывода Данных, блоккодирования и дешифратор адресастолбцов, выходи которого подключены к первым входам основных элементов И, управляющим входам блока считывания и одним из входов блока кодирования, другие входы которого соедикены с входами дешифратора адресастолбцов, первый вход первого сумматора по модулю два подключен к выходу блока считывания и первому входу первого блока исправления ошибок, второй вход - к второму входу первого зо и выходу второго блоков исправления ошибок, а выход - к первому входу блока вывода данных, первый и второй выходы первого блока исправления ошибок соединены соответственно сС первым и вторым .входами дополнитель-. ных элементов И, вторые выходы которых подключены к выходам элементов памяти других столбцов матрицы и входам второго блока исправления ошибок, управляющие входы которого соединены 4 О с выходами блока кодирования, третий и четвертый входы первого блока исправления ошибок подключены соответственно к вторым и к третьим входам основных элементов И и является вхо дом разрешения записи и входом записи устройстна, третьи нходы дополнительных и четвертые входы основных элементов И соединены с вторым входом блока вывода данных, четвертые входы дополнительных элементов И подкпочены к выходам блока кодирования, а пятый выход первого блока исправления ошибок является установочным входом устройства. Первый блок исправления ошибок.содержит триггеры, второй и третийсумматоры по модулю два, элемент ИЛИи элемент И, причем выход второгосумматора по модулю два подключенк первому входу третьего сумматорапо модулю дна, второй вход и выходкоторого соединены соответственно спрямым выходом первого триггера ипервым входом элемента ИЛИ, выход которого и прямой выход второго триггера подключены соответственно к входам элемента И, выход которого и инверсный выход первого триггера являются соответственно первым и вторымвыходами блока, первым и вторым нходами которого являются соответственно первый вход второго сумматора помодулю два и установочный вход первого триггера, счетные входы тригге-ров объединены и являются третьимвходом блока, установочные входы второго триггера соединены с нторым входом второго сумматора по модулю днаи являются четвертым входом блока,пятым входом которого является второй вход элемента ИЛИ.На фиг, 1 приведена функциональная схема предлагаемого устройства;на фиг. 2 - функциональная схема блока кодирования, наиболее предпочтительный вариант выполнения.Устройство содержит (фиг. 1) матрицу 1, элементы 2 памяти, дешифратор 3 адреса строк, блок 4 считыванияс входами 5 и управляющими входами 6,дешифратор 7 адреса столбцов с входами 8, основные элементы И 9,На фиг, 1 обозначены вход 10 разрешения записи, вход 11 записи, управляющий вход 12 и ныход 13 устройства.Устройство содержит также блок 14кодирования, первый сумматор 15 помодулю два, первый 16 блок исправления ошибок, второй 17 блок исправления ошибок с управляющими входами 18и 19, дополнительные элементы И 20и блок 1 вывода данных.На фиг. 1 обозначены также первый22 и второй 23 выходы первого блокаисправления ошибок.При этом первый блок исправленияошибок содержит первый 24 и второй25 триггеры, второй 26 и третий 27сумматоры по модулю два, первый элемент ИЛИ 28 с вторым входом 29 и первый элемент И 30.Блок кодирования содержит (фиг, 2)первую 31 и вторую 32 группы элементов И, первую группу элементов ИЛИ33 с входами 34 и 35, второй элементИЛИ 36, вторую группу элементов ИЛИ37 с входами 38-40. Устройство работает следующим образом.При первоначальном включении питания (фиг. 1) элементы 2 памяти других столбцов матрицы 1 (проверочные разряды) устанавливаются в нулевое состояние единичным сигналом на входе 29 и последовательной подачей на входы 8 дешифратора 7 двух или более кодов, адреса, которые будучи преобразованными блоком 14, содержат "1" на разных позициях кода, причем за два или, более тактов работы хотя бы один разНа выходах сумматора 26 и триггера 24 - единичные сигналы, Это означает что произошло повторное обращение к дефектному элементу 2 памятидля записи той же, не совпадающейс состоянием элемента 2 памяти, информации. Прк этомсумматор 27 выдает нулевой сигнал и элемент И 30закрыт, причем информация, хранимаяв элементах 2 памяти других столбцовматрицы 1, остается неизменной.На выходах сумматора 26 к триггера 24 - нулевые сигналы. Это говорито том, что произошло обращение к исправному элементу 2 памяти одного изстолбцов матрицы 1, а информация,хранимая в элементах 2 памяти другихстолбцов матрицы 1, не совпадает спризнаком, сформированным блоком 14,соответствующим опраикваемому столбцу матрицы 1, при этом, как и в предыдущем случае инФормация, хранимаяв элементах 2 памяти других столбцовматрицы 1, остается неизменной. Сумматор 26 выдает нулевой сигнал, ана прямом выходе триггера 24 - единичный. Последнее, может быть при обращении к дефектному элементу 2 памяти, когда сигнал, записываемый в этотэлемент 2, совпадает с символом, хранимым дефектным элементом 2, в этомслучае сумматор 27 выдает единичныйсигнал, открывающий элемент ИЛИ. 28и с инверсквного выхода тркггера 24заносятся нулевые символы в те, элементы 2 памяти других столбцов опрашиваемой строки матркцй 1, которые хранят "1", т.е. происходит стираниепрежде записанной информации и записьнулевой информации кода, указывающей,что кнформацкя хранится правильно.В режиме считывания сигналы повходам 10 и 11 (Фиг. 1) отсутствуют,при этом элементы И 9 и 20 заперты,а сигнал о состоянии опрашиваемогоэлемента 2 памяти матрицы 1 постугаетс выхода блока 14 на первый вход сумматора 15, На второй вход сумматора15 подается корректирующий сигналс выхода блока 17, Если опрашиваетсядефектный элемент 2 памяти, то навыходе блока 17 будет единичный сигнал, который на сумматоре 15 произведет исправление сигнала, поступающегос выхода блока 4,появится "1" на каждой позиции кода. После установки в исходное состояние на вход 29 подается "0";При записи информации на входы 10-12 устройства подаются сигналы разрешения записи, записи и управления. При этом происходит возбуждение шин дешифраторов 3 и 7 в соответствии с кодом адреса. Возбужденный выход дешифратора 3 подключает элементы 2 памяти матрицы 1 к входам 5 блока 4 и входам 19 блока 17. При этом в элемент 2 памяти одних из столбцов матрицы 1, находящийся на пересечении выбранных строки и столбца происхо/15 дит запись входной информации с входа 11. Наряду с этим в блоке 14 формируются сигналы в соответствии с кодом на входах 8 дешкфратора 7, Выходные сигналы блока 14 содержат не более и не менее двух единиц (для 20 примера в таблице показано соответствие выходных кодов блока 14 входным кодам дешифратора 7 при в = 4).Если входной код дешифратора 7 (Фиг. 1) содержит одни нули - это 25 проявляется наличием единичного сигнала на входе 34 (см. Фиг. 2), если код на входах 8 содержит единицы - единичный сигнал присутствует на входе 35, а если содержит одну либо бо лее щ единиц - это фиксируется наличием единичного сигнала на выходе одного из элементов ИЛИ 37, то входной код преобразуется блоком 14 (фиг. 1) и в соответствующий из дру гих столбцов матрицы 1 заносится единица с выхода элемента ИЛИ 36 (фиг.2) блока 14 через элемент И 20 (фиг, 1).Сигналы с выхода блока 14 поступают на входы 18 блока 17 и сравнивают ся с сигналами на входах 19, считанными с элементов 2 памяти других столбцов матрицы 1 (с проверочных разрядов), сравнения заносятся в триггер 24 (фиг. 1).При снятии сигнала с входа 10 запись информации в спрашиваемый элемент 2 памяти одних из столбцов матрицы 1 прекращается, происходит контрольное считывание записанной информации с опрашиваемого элемента 2 памяти и сравнение ее на сумматоре 26 с информацией, имеющейся на входе 11 (фиг. 1),. Одновременно с выхода триггера 25 подается сигнал разрешения записи в другие столбцы маткины 1 (проверочные разряды) . При этом возможны следующие случаи.Сумматор 26 (фиг. 1) выдает единичный сигнал, а на прямом выходе триггера 24 - нулевой. Это свидетель- ствует о том, что опрашквается дефектный элемент 2 памяти, причем записанная для хранения инФормация не совпадает с состоянием элемента 2 памяти. Тогда сумматор 27 выдает единич. 65 ный сигнал, открывающий элемент И 30;Тем самым на выходе элемента И 30сформируется сигнал разрешения записи в проверочные разряды, т.е. другие столбцы матрицы 1, одновременнопо адресу, сформированному блоком 14,происходит запись единичной информации с инверсного выхода триггера 24в другие столбцы матрицы 1, заноситсязакодированный адрес дефектной ячейки матрицы 1.955209 Технико - экономическое преимущество предлагаемого устройства заключается в его более высокой надежности по сравнению с прототипом, поскольку в нем поверочная информация записывается не во все дополнительные элементы памяти при обращении к дефектному элементу памяти матрицы,Входной код адреса Вес входногоадреса (числоединиц) 1 1 1 0 0 0 1 0 0 0 0 0 .0 1 0 С 0 0 0 О О 0 0 1 О 0 0 0 0 0 1 О 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 11 1 0 0 0 0 0 О 1 1 О 0 О 0 О 0 0 1 0 1 1 1 0 0 0 0 1 1 1 0 0 0 О 01 1 1 1 1 1 0 0 0 0 1 1 1 1 1 1 1 0 0 0 С 1 1 1 О 0 0 0 0 1 1 1 1 1 з 1 0 0 0 0 1 1 1 1 О 1 1 1 1 1 1 О 0 0 0 0 1 1 0 0 0 1 0 1 1 1 1 1 0 0 0 0 1 1 1 1 1 О 1 1 1 1 1 1 0 0 0 1 1 1 Формулаизобретения дополнительных элементов И, блокиисправления ошибок, первый сумматорпо модулю два, блок вывода данных,блок копирования и дешифратор адресастолбцов, выходы которого подключенык первым входам основных элементовИ, управляющим входам блока считывания и одним иэ входов блока кодирования, другие входы которого соединены с входами дешифратора адресастолбцов, первый вход первого сумматора по модулю два подключен к выходу блока считывания и первому входу первого блока исправления ошибок сс.ц второй вход - к второму входу первого Если деФектные элементы 2 памяти в строке матрицы 1 отсутствуют или если вызывается исправный элемент 2 памяти одних из столбцов, а среди элементов 2 памяти других столбцов матрицы 1 имеется дефектный, то сигнал с выхода блока 4 проходит через сумматор 15 без изменений. С выхода сумматора 15 через блок 21 исправленный сигнал поступает на выход 13 устройства,1 Запоминающее устройство с са" моконтролем, содержащее матрицу элементов памяти, первые входы которых соединены с выходами дешифратора адреса строк, вторые входы элементов памяти одних из столбцов латрицы псдклачены к первым выходам основных элементов И, вторые выходы которых соединены с выходами элементов памяти одних из столбцов матрицы и входами блока считывания, вторые входы элементов памяти других столбцов матрицы подключены к первым входам Выход блока кодирования 1 1 0 0 0 0 0 0 1 1 0 0 0 С 0000111010 955209 гг1111,1111 и выходу второго блоков исправления ,ошибок, а выход - к первому входу блока. вывода данных, первый и второй выходы первого блока исправления ошибок соединены соответственно с первыми и вторыми входами дополнительных элементов И, вторые выходы которых подключены к выходам элементов памяти других столбцов матрицы и входам, второго блока исправления ошибок, управляющие входы которого соединены 10 с выходами блока кодирования, третий и четвертый входы первого блока исправления ошибок подключены соответственно к вторым и третьим входам основных элементов И и являются вхо дом разрешения записи и входом записи устройства, третьи входы дополнительных и четвертые входы основных элементов И соединены с вторым входом блока вывода данных, о т л и ч а ющ е е с я тем, что, с целью повышения надежности устройства, четвертые входы дополнительных элементов И подключены к выходам блока кодирования, а пятый выход первого блока исправле ния ошибок является установочным входом устройства.2. Устройство по и. 1, о т л ич а ю щ е е с я тем, что первый блок исправления ошибок содержит триггеры, второй и третий сумматоры по модулю. два, элемент ИЛИ и элемент И, поичемвыход второго сумматора по модулю дваподключен к первому входу третьегосумматора по модулю два, второй входи выход которого соединены соответственно с прямым выходом первого триггера и первым входом элемента ИЛИ, выход которого и прямой выход второготриггера подключены соответственнок входам элемента И, выход которогои инверсный выход первого триггераявляются соответственно первым и вторым выходами блока, первым и вторымвходами которого являются соответственно первый вход второго сумматорапо модулю два и установочный вход первого триггера, счетные входы триггеров объединены и являются третьимвходом блока, установочные входы второго триггера соединены с вторым входом второго сумматора по модулю дваи являются четвертым входом блока,пятым входом которого является второйвход элемента ИЛИ.Источники информации,принятые во внимание при экспертизе1, Микроэлектроника. Сб. статей.Подред. Ф.А.Лукина, М., "Сов.радио",1972, вып. 5, с. 128-150.2. Авторское свидетельство СССРР 746741, кл. С 11 С 29/00,11 С 11/00) 1980 (прототип).955209 аказ 6448/61БНИИП Тираж 622 По Государственного комитета СССР елам изобретений.и открытий Москва, К, Раушская наб., д, 4