Устройство для контроля оперативной памяти

ОПИСАНИЕ ИЗОБРЕТЕНИЯ Союз СоветскихСоциалистическихРеспублик К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(23) ПриоритетГосударственный комитет СССР по делам изобретений и открытий, б (088. 8) Дата опубликования описания 30,08,82 1Б, Н. Анисимов, А,К.Криворотов, О,В.Летн и Ю,С.Шакарьянц(54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ОПЕРАТИВНОИ ПАМЯТИ 10 20 Изобретение относится к вычислительной технике, а именно к запоминающим устройствам.Известно устройство для контроля оперативной памяти, содержащее счетчик, регистр, дешифратор, блок управления и блок контроля. Это устройство позволяет проводить циклический контроль оперативной памяти 113.Недостатком устройства является низкая эффективность контроля памяти. Наиболее близким к предлагаемому является устройство для контроля оперативной памяти, содержащее блок управления, первый счетчик и регистр числа, подключенные к выходным шинам устройства, счетный триггер, формирователь, элемент И, второй счетчик, предназначенный для подсчета подциклов, третий счетчик, полусумматор, основные и дополнительные коммутаторы. К устройству подключается контролируемый блок оперативной памяти 121.Недостатком данного устройства является низкая достоверность контроля, так как тесты типа "Дождь" и "Адресный код" не обеспечивают полностью проверки оперативной памяти, в частности взаимовлияния ячеек.30 Цель изобретения - повышение достоверности контроля.Поставленная цель достигается тем, что в устройство для контроля оперативной памяти, содержащее регистр числа, выходы которого являются выходами устройства, информационные входы регистра числа подключены к выходам коммутаторов первой группы, первые информационные входы которых подключены к выходу полусумматора, вторые информационные входы коммутаторов первой группы подключены к выходам соответствуюших коммутаторов второй группы, управляющие входы коммутаторов первой группы подключены к соответствующим выходам блока управления, первый вход полусумматора подключен к выходу триггера и первому входу одновибратора, выход которого подключен к первому входу элемента И, выход элемента И подключен к входу первого счетчика, выходы которого являются адресными выходами устройства, один вход триггера подключен к соответствуюшему выходу первого счетчика, управляюшие входы коммутаторов второй группы подключены к выходам второго счетчика, а информационные входы коммутаторов второй группы подключены к выходамтретьего счетчика, второй вход полусумматора подключен к соответствующему выходу третьего счетчика, вторыевходы элемента И, триггера и однснибратора, а также входы второго и третьего счетчиков объединены и подключены к соответствующему выходу блокауправления, дополнительно введены1 лемент задержки, первый вход которого подключен к выходу одновибратора,первый и второй ныходы элемента за Одержки подключены соответственно ктретьему и четвертому информационнымвходам коммутаторов первой группы,второй вход элемента задержки подключен к соответствующему выходу блокауправления.На чертеже представлена блок-схема устройства для контроля оперативной памяти.Устройство содержит блок 1 управления, выход 2 которого соединен свходом регистра 3 числа, состоящегоиз триггеров 4, первый счетчик 5,триггер б, одновибратор 7, элемент 8задержки, элемент И 9, коммутаторы10 первой группы, полусумматор 11,коммутаторы 12 второй группы, второйсчетчик 13, третий счетчик 14, блок15 оперативной памятиПервый счетчик 5 имеет разрядностьи = 2 о 8 А, где А - количество адресов ЗООн обеспечивает формирование кода адресов. Одновибратор 7 обеспечиваетвыделение отрицательного фронта сиг фнала. Элемент 8 задержки обеспечиваетсдвиг информациии на один такт после 35каждого подцикла для,генерации тестатипа "Бегущая 1 и 0", Второй счетчик13 предназначен для подсчета подциклов. Третий счетчик 14 обеспечиваетформирование теста типа "Адресный код 40Его разрядность равна п + 1,Рассмотрим работу устройства в режиме "Дождь". При этом источником инФормации, записываемой в регистр 3,является полусумматор 11. При запуске в блоке 1 управления начинает вырабатываться тактовая последонательность импульсов. В первом подциклесчетчики 5 и 14 работают синхронноот одних и тех же тактов блока 1, Приэтом на входах полусумматора 11 кододинаковый, а йа его выходе низкийуровень, соответствующий записи кода"0" по всем адресам памяти. По окончании первого подцикла одновибратором7 выделяется задний фронт сигнала свыхода триггера б и производится запрет (н элементе И 9) одного импульса продвижения в счетчик 5. В результате второй подцикл в счетчике 5 закончится на один такт (равный периоду обращений) позже, чем в счетчике 14, и полусумматор зафиксирует неравнозначность в конце второго подцикла. Поэтому, во втором подцикле вовсех адресах памяти, кроме последнего б 5 будут записаны коды "0", а н последнем - код "1". По окончании второгоподцикла точно также произойдет запрет еще одного импульса продвиженияв счетчик 5. Соответственно, неравнозначность зафиксируется в днух последних адресах третьего подциклакуда и будет записан код "1". Такимобразом, блок 15 оперативной памяти,:заполненный в первом подцикле всеминулями, заполняется в следующих подциклах единицами, т.е. проходит процесс "набегания" единиц, характерныйдля теста "Дождь". Когда пройдет Аподциклов, коды на нходе полусумматора 11 будут инверсными и весь блок15 будет заполнен единицами. В следующие А подциклов точно также, начиная с последнего адреса, код единиц сменится кодом нулей. Через 2 Аподциклов заканчивается .полный период теста,Рассмотрим работу устройства приФормировании теста типа "Адресныйкод". В этом случае управляющие сигналы с блока 1 подключают к входамрегистра 3 числа выходы счетчика 14(через коммутаторы 12 и 10),Работа коммутаторов 10 аналогична их работе в режиме "Дождь" за исключением того, что источником информации является не полусумматор 11,а счетчик 14, причем счетчики 13 и14 имеют расхождение по частоте, равАное, При этом код числа, записываемый в блок 15, будет меняться скаждым адресом и каждый следующийподцикл в адресном коде будет начинаться с разных кодовых комбинаций,чем обеспечивается динамическое смещение информации по подциклам. Благодаря наличию коммутаторов 12, управляемых счетчиком 13, обеспечиваетсяподключение к соответствующим разрядам регистра 3 числа различных разрядов счетчика 14 в различных подциклах. Этим достигается выравнивание динамики работы разных разрядов. Рассмотрим работу устройства в режиме Формирования теста типа "Бегущая 1 и 0". В этом случае управляющие сигналы из блока 1 подключают к входам регистра 3 числа выходы элемента 8 задержки (через коммутаторы 10). Во время первого подцикла но все адреса блока 15 записывается "0". По окончании первого,лодцикла одновибратором 7 выделяется задний фронт сигнала с выхода счетчика 5 (через триггер 6) и производится запрет первого импульса продвижения в счетчик 5. Задержанный на один такт частоты обращения сигнал с прямого выхода элемента задержки поступает на входы регистра 3 (через коммутаторы 10). Элементом задержкиМожет быть, например, П-триггер. Следовательно, во втором подцикле в первый адрес блока 15 будет запи- сан код "1", а в остальные - "0". При этом запись "1" в первый адрес происходит в течение 1 -С. Если бы 5 не было .задержки на такт, то после записи "1" происходила бы запись "0" в тот же адрес. По окончании вто 1 рого пьдцикла запрещается продвижение второго импульса в счетчик 5. В пер= 1 Овый адрес блока 15 записывается код "0", а во второй - "1", В остальные адреса записываются нули. Таким образом, блок 15 оперативной памяти, заполненный в первом подцикле нулями, начиная с первого адреса, будет заполняться "бегущей" единице, что характерно для теста типа "Бегущая 1 и Ои. Когда пройдет А + 1 подциклов в последнем адресе будет записан код "1",2 О а в остальных - "0". При этом в течение первых А + 1 подциклов сигналы по управляющим шинам разрешают про.хождение через коммутаторы 10 сигнала с прямого выхода элемента 8 задержки; а в следующие А + 1 подциклов - с инверсного, Во время А + 2 подциклов на выходной шине блока 1 устанавливается "1", не происходит запрет первого импульса продвижения, и во все адреса блока 15 записывается "1". В тече-З ние следующих А подциклов точно также, начиная с первого адреса, во все адреса будет записан код "бегущий" ноль. Временная диаграмма для второй части теста не приведена, так как картина 35 аналогична первой части. Через 2 А + 2 подциклав заканчивается полный периад теста.Таким образом, предлагаемое устройство позволяет повысить достоверность 40 контроля за счет того, что наряду с тестами типа "Дождь" и адресный код", устройство позволяет проверять оперативную память с помощью теста "Бегущая 1 и 0", позволяюцего более полно 45 проверить взаимовлияние ячеек памяти.Формула изобретенияУстройство для контроля оперативной памяти, содержащее регистр числа,выходы которого являются выходами устройства, информационные входы регистра числа подключены к выходам коммутаторов первой группы, первые информационные входы которых подключены к выходу полусумматора, вторые информационные входы коммутаторов первой группы подключены к выходам соответствующих коммутаторов второй группы, управляющие входы коммутаторов первой гругпы подключены к соответствующим выходам блока упоавления, первый вход полусумматора подключен к выходу триггера и первому входу одновибратора, выход которого подключен к первому входу элемента И, выход элемента И подключен к входу первого счетчика, выходы которого являются адресными выходами устройства, один вход триггера подключен к соответствуюцему выходу первого счетчика, управляющие входы коммутаторов второй группы подключены к выходам второго счетчика, а информационные входы коммутаторов второй группы подключены к выходам третьего счетчика, второй вход полу- сумматора подключен к соответствующе- му выходу третьего счетчика, вторые входы элемента И, триггера и одновибратора, а также входя второго и третьего счетчиков объединены и подключены к соответствующему выходу блока управления, о т л и ч а ю щ е е с я тем, что, с целью повышения достоверности контроля, оно содержит элемент задержки, первый вход которого подключен к выходу одновибратора, первый и второй выходы элемента задержки подключены соответственно к третьему и четвертому информационным входам коммутаторов первой группы, второй вход элемента задержки подключен к соответствующему выходу блока управления.Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССРР 497640, кл. 6 11 С 29/00, 1975.2. Авторское свидетельство СССРР 547837, кл. С 11 С 29/00, 1975Заказ 6448/61 Тираж 822 ВНИИПИ Государственного комитет по делам изобретений и открыт 113 О 35, Москва, ХРаушская