Устройство для контроля блоков памяти

ОПИСАНИЕ ИЗОБРЕТЕНИЯ Союз СоветскихСоциалистическихРеспублик К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(23) Приоритет -Государственный комитет СССР по делам изобретений и открытий(088,8) Дата опубликования описания 30. 08. 82(54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ БЛОКОВ ПАМЯТИ 20 25 30 Изобретение относится к запоминающим устройствам и может быть использовано в аппаратуре контроля блоков памяти для формирования контролирующих тестов.Известно устройство для контроля блоков памяти, содержащее .счетчик адреса и блок формирования чисел и формирующее тестовые программы для функционального контроля блоков памяти Е 13,Недостаткомэтого устройства является низкое быстродействие,Из известных устройств наиболееблизким техническим решением к предлагаемому является устройство дляконтроля блоков памяти, содержащееблок формирования теста, блок управления, блок контроля считанной информации, блок сравнения, первый, второйи третий счетчики и выполняет провер.Ку блоков памяти тестовой программой"падающий дождьи Г 21Недостатком этого устройства является невысокое быстродействие, таккак длительность тестовой программыпропорциональна третьей степени числабитов емкости блока памяти.Цель изобретения - повышение быстродействия устройства за счет того,что тестовая программа контроля состоит из 2 п циклов записи по всем Хадресам (с последующим считыванием 5и контролем) в каждый 3 -ый разрядблока гамяти (где 3 = 1, 2, , таномер разряда блока памяти) всех 1-хразрядов кода адреса (где 1 = 1, 2,п - номер разряда кода адреса),длительность контроля этой тестовойпрограммы пропорциональна Х (где щразрядность блока памяти, и = 1 одИразрядность кода адреса, а в с 2 п). Поставленная цель достигается тем, что в устройство для контроля блоков памяти, содержащее счетчик адреса, схему сравнения и блок управления, причем управляющие вход и выход счетчика адреса подключены к выходу и одному иэ входов блока управления, другие входы которого соединены с выходами схемы сравнения, выходы счетчика адреса и одни из входов схемы сравнения являются соответственно адресными выходами и входами устройства, введены коммутаторы по числу разрядов кода адреса, одни иэ входов которых подключены к выходам счетчика адреса, а другие входы являются управляющими, прямые и инверсные выходы коммутаторов соединены с другими входами схе 955210ью сравнения и являются информационными выходами устройства.Каждый коммутатор содержит мультиплексор, элемент НЕ и элемент НЕРАВНОЗНАЧНОСТЬ, одни из входов которыхобъединены и являются одним из входов 5коммутатора, другой вход первого элемента НЕРАВНОЗНАЧНОСТЬ соединен с выходом мультиплексора и входом элемента НЕ выход которого подключен к другому входу второго элемента НЕРАВНО- ОЗНАЧНОСТЬ, входы мультиплексора являются другими входами коммутатора,.выходами которого являются выходыэлементов НЕРАВНОЗНАЧНОСТЬ.На фиг, 1 изображена Функциональная схема предлагаемого устройства;, на Фиг. 2 - функциональная схемакоммутатора для примера трехразрядного кола адреса, наиболее предпочтительный вариант выполнения. 20Предлагаемое устройство содержит(Фиг. 1) блок 1 управления, счетчик2 адреса, коммутаторы 3-3, предназначенные для коммутации разрядов кода адреса, и схему 4 сравнения. Нафиг. 1 показан также контролируемыйблок 5 памяти, а также обозначеныуправляющие входы б и 7 коммутаторов,выход 8 схемы сравнения, выходы 9 -9 счетчика адреса, информационныевыходы 10 -10, и входы 11-11 П, устройства, подключенные соответственнок входным и выходным разрядным шинамблока памяти. Каждый коммутаторсодержит (Фиг. 2) мультиплексор 12,элементы НЕ 13 и элементы НЕРАВНОЗНАЧНОСТЬ 14,Устройство работает следующим образом.Блок 1 (фиг, 1) управления задает 40 счетчику адреса режим последовательного обращения ко всем адресам контролируемого блока 5 памяти, адресные входы которого подключены к выходам 9 счетчика 2. Кроме того, с выходов 9 счетчика 2 и-разрядный код адреса поступает .на входы каждого из коммутаторов 3 -3. Разрешение на прохождение разряда кода адреса поступает на управляющий вход б соответствующего из коммутаторов 3-3 с выхода блока 1 управления. В первый цикл записи по всем адресам первого разряда блока 5 памяти производится запись первого разряда кода адреса, по всем адресам второго разряда второго разряда кода адреса и т.д.по всем адресам п-го разряда кода адреса, а по всем адресам (и + 1)-го разряда производится запись инверсного первого кода адреса, по всем 60 адресам (и + 2)-го разряда - инверсного второго разряда кода адреса и т.д., по всем адресам в-го разряда (где в = 2 п) инверсного п-го разряда кода адреса, Затем следует цикл 65 считывания по всему объему блока памяти. Ннформация с выходных разрядных шин контролируемого блока 5 памяти поступает на входы 11 схемы 4 сравнения, на вторые входы которой поступает для сравнения информация (эталон) с выходов соответствующих коммутаторов 3 -3(фиг, 1). При несовпадении считанной и эталонной информации сиг-. налы с выхода 8 схемы 4 сравнения /поступают в блок 1 управления, где фиксируется отказ или сбой. При совпадении блок 1 управления осуществляет следующий цикл запиСи. Такая зайись и считывание со сравнением выявляет взаимное влияние меж ду разрядами контролируемого блока 5 памяти, так как информация на выходе любого разряда будет инверсной по отношению к информации на выходах всех остальных разрядов. В последующих циклах записи и считывания со сравнением блок 1 (фиг, 1) выдает на управляющий вход б соответствующего коммутатора 3 -3разрешение на прохождение на выход этого коммутатора 1-го разряда кода адреса, где 1 = 1, 2,и и увеличивается на единицу в каждом новом цикле, То есть на выход первого коммутатора 3 проходят во второй цикл записи и считывания с контролем прямой и инверсный второй разряд кода адреса, в третий цикл - прямой и инверсный третий разряд кода адреса, в п-ый цикл - прямой и инверсный и-ый разряд кода адреса; на выход второго коммутатора 3во второй, третий, , и-ый циклы записи и считывания проходят соответственно прямой и инверсный третий, четвертый,и-ый и первый разряды кода адреса и т.д. Затем повторяются все и циклов записи и считывания со сравнением для тех же разрядов кода адреса, но при инверсном значении управляющего сигнала на входах 7. В этом случае с прямых выходов коммутаторов 3 -3на выходные разрядные шины блока 5 памяти поступают инверсные, а с инверсных выходов - прямые, по сравнению с первыми п циклами записи, значения разрядов кода адреса, Следовательно, за 2 п циклов записи в запоминающие элементы каждого разряда блока 5 памяти записываются прямая и инверсная последовательность кодов, соответствующая изменению всех разрядов кода адреса. Такая тестовая программа выявляет взаимное влияние запоминающих элементов блока 5 внутри каждого разряда, поскольку каждый запоминающий элемент, хотя бы один раз за такую проверку, запоминает информацию, инверсную по отношению к информации, запоминаемой во всех остальных запоминающих элементах разряда.Таким образом, предлагаемое устройство контроля формирует тестовую программу, осуществляющую полную функциональную проверку блока 5 памяти,длительность которой пропорциональнаколичеству адресов,На фиг, 2 показана конкретнаяреализация коммутаторов разрядов кода адреса для и = 3 и в = 6. Коммутаторы разрядов кода адреса содержатмультиплексоры 12 из п в 1, элементы13 НЕ, элементы 14 НЕРАВНОЗНАЧНОСТЬ.Коммутаторы 3 -3(фиг. 2) работают следующим образом. В первый циклзаписи и считывания с контролем уп- .равляющий сигнал 6 разрешает прохождение на выходы мультиплексоров 12 -12 з соответственно первого, второгои третьего разрядов кода адреса.Прямые и инвертированные элементами НЕ значения разрядов кода адресапоступают на соответствующие входыэлементов 14-146 НЕРАВНОЗНАЧНОСТЬ,на вход 7 которых поступает управляющий сигнал, имеющий состояние логического "0", и на их выходы проходятпрямые и инверсные значения разрядовкода адреса, которые затем поступают на соответствующий информационный выход 10-10,(фиг, 1) устройства.Во второй цикл записи и считыванияс контролем управляющий сигнал 6(фиг. 2) разрешает прохождение навыходы мультиплексоров 12-12 (и следовательно, на входы элементов 14146) соответственно второго, третьего и первого разрядов кода адреса,а в третий цикл - соответственнотретьего, первого и второго разрядов кода адреса. Затем повторяютсяэти три цикла записи и считывания с контролем, но на вход 7 элементов 14 -146 НЕРАВНОЗНАЧНОСТЬ поступает управляющий сигнал, имеющий состояние логической "1", и на их выходы приходят инверсные, по отношению к первымтрем циклам записи и считывания, значения первого, второго и третьегоразрядов кода адреса.Технико-экономическое преимущество предлагаемого устройства заключается в его более высоком быстродействии по сравнению с прототипом,Формула изобретения51. Устройство для контроля блоков,памяти, содержащее счетчик адреса,схему сравнения и блок управления,причем управляющие вход и выход счетчика адреса подключены к выходу иодному из входов блока управления,другие входы которого соединены с выходами схемы сравнения, выходы счетчика адреса и одни из входов схемысравнения являются соответственно ад 15 ресными выходами и входами устройства, о т л и ч а ю щ е е с я тем,что, с целью повышения быстродействияустройства, оно содержит коммутато"ры по числу разрядов кода адреса,20 одни из входов которых подключенык выходам счетчика адреса, а другиевходы являются управляющими, прямыеи инверсные выходы коммутаторов соединены с другими входами схемы срав 25 нения и являются информационными выходами устройства.2. Устройство по и. 1, о т л и-ч а ю щ е е с я тем, что каждыйкоммутатор содержит мультиплексор,элемент НЕ и элементы НЕРАВНОЗНАЧНОСТЬ, одни из входов которых объбдинены и являются одним из входовкоммутатора, другой вход первогоэлемента НЕРАВНОЗНАЧНОСТЬ соединенс выходом мультиплексора и входом элемента НЕ, выход которого подключенк другому входу второго элемента НЕРАВНОЗНАЧНОСТЬ, входы мультиплексораявляются другими входами коммутатора,выходами которого являются выходы элементов НЕРАЕНОЗНАЧНОСТЬ.Нсточники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССРР 526954, кл. С 11 С 29/00, 1975.2. Авторское свидетельство АЗССРР 615546, кл. С 11 С 29/00, 1976прототип).