Запоминающее устройство

(5 ИЕ ИЗОБРЕТЕН ВИДЕТЕЛ ЬСТВУ ПИСА К АВТОРСКО В, М. Глушковаахиборода и ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР 21) 4737418/2422) 02.08.8946) 07.02,92, Бюл. М 571) Ийститут кибернетики им72) Ю,С.Яковлев, А.В,МВ,Н.Дидук53) 681.327.6(088,8)56) Авторское свидетельствМ 1247946, кл, 6 11 С 11/00Авторское свидетельствМ 1310899, кл. 6 11 С 11/0054) ЗАПОМИНАЮЩЕЕ УСТ(57) Изобретение относитсяной технике и может быть испостроении безадресной був устройствах с потоковойформации. Цель изобретен о СССР, 1986.РОЙ СТВОк вычислительпользовано при ферной памяти обработкой иния - упрощение 2устройства и повышение быстродействия, Запоминающее устройство содержит накопитель 1, состоящий из п ячеек 2, блок 3 записи, блок 5 считывания, входной 7 и выходной 9 регистры данных, информационные входы 8 и вь(ходы 10, блок 11 управления, регистры 14, 17, блоки 18, 19 сравнения, блоки 20, 21 формирования и хранения флагов, элементы ИЛИ 22,23, элемент И 24, входы 38, 40 опроса, Быстродействие устройства повышается за счет параллельного поиска и ассоциативной выборки нужного пакета в режиме чтения и,ф во-вторых, за счет того, что в режиме записи все поля пакета записывают одновременно в автоматически выбранную безадресным способом свободную ячейку памяти, 2 ил.Изобретение относится к вычислительной технике и может быть использовано при построении безадресной буферной памяти в устройствах с потоковой обработкой информации,Цель изобретения - упрощение устройства и повышение быстродействия.На фиг.1 приведена схема запоминающего устройства; на фиг.2 - схема блоков записи и считывания.Устройство содержитнакопитель 1, состоящий из п ячеек 2 (п - максимальное количество размещаемых в накопителе 1 пакетов), блок 3 записи, состоящий из и узлов 4 выборки, блок 5 считывания, состоящий из и узлов 6 выборки, входной регистр 7 данных, информационные входы 8 устройства, выходной регистр 9 данных, информационные выходы 10 устройства, блок 11 управления, вход 12 запроса записи блока записи, вход 13 запроса чтения блока считывания, регистры 14 и 1.5 кода имени первого и второго операндов, регистр 16 кода имени результата, регистр 17 кода операции, первый 18 и второй 19 блоки сравнения, первый 20 и второй. 21 узлы формирования и хранения флагов соответственно кодов имени первого и второго операндов, первый 22 и второй 23 элементы ИЛИ, элемент И 24, выходы групп 25-30 входного регистра данных, выходы 31-36 групп накопителя, первые входы опроса 37 накопителя и 38 устройства, вторые входы опроса 39 накопителя и 40 устройства, выходы 41 разрешения чтения накопителя, входы 42 разрешения чтения блока считывания, выходы 43 блока выборки при чтении, второй управляющий вход 44 накопителя, входы 45 разрешения записи блока записи, выходы 46 блока записи, первый управляющий вход 47 накопителя,На схеме (фиг,2) обозначены: элементы И 48 и 49, триггер 50, элемент 51 задержки, согласующий элемент 52, элементы И 53 и 54, триггер 55, элемент 56 задержки, согласующий элемент 57, выходы 58 блока записи, выходы 59 блока считывания.Запоминающее устройство работает следующим образом.Основной единицей информации, хранимой в памяти, является пакет, состоящий из набора полей, В общем случае количество полей и разрядность каждого поля определяется конкретным вариантом реализации системы. На фиг.1 и 2 показан вариант системы, при котором пакет содержит: поле кода имени первого операнда, поле кода имени второго операнда, поле кода имени результата выполнения операции, поле кода операции, поле управляющих флагов, сопровождающих имена первого и второго операндов, При этом, например, указанные поля могут быть следующейразрядности: 16, 16, 16, 8,2, что приводит к5 разрядности пакета, равной 58.Структура памяти пакетов построенатаким образом, что в режиме записи осуществляется запись одновременно всех полейпакета, причем автоматически в первую сво 10 бодную (на фиг,1 и 2 - в первую свободнуюсверху) ячейку 2, что существенно повышаетбыстродействие памяти, так как исключается время, необходимое на дешифрацию кода адреса операндов (как в обычном15 адресном ЗУ), либо на перезапись(передвижение) информации вверх или вниз внутринакопителя (как в ЗУ магазинного типа).При этом, если записанный в накопителе 1 пакет один раз был использован, т.е:20 считан из накопителя, он уничтожается, т.е.на его место может быть записан новыйпакет информации. Это позволяет существенно сократить общую емкость памяти накопителя.25 В режиме чтения поиск нужного. пакетаосуществляют по ассоциативному опросупутем сравнения записанного в накопителькода имени первого операнда, а также кодаимени второго операнда с соответствующи 30 ми кодами. опроса, которые поступают напервые и вторые входы опроса накопителя1. При наличии в пакете требуемых именоперандов введенная в запоминающее устройство специальная логическая схема вы 35 дает разрешение на чтение этого пакета.Возможны также режимы работы, когда считывание пакета осуществляют при наличиив пакете не всех требуемых имен операндов. В этом случае применяют специальные40 приемы записи соответствующих разрядовв поле флагов (признаков), обеспечивающихвыдачу сигналов разрешения на чтение пакета,Рассмотрим работу запоминающего ус 45 тройства в каждом из указанных режимов.Режим заполнения. Рассмотрим случай,когда накопитель не содержит пакетов информации, т,е. непосредственно состояниепамяти, например, после включения источ 50 ника питания. Сигнал "Сброс" (цепи сбросане показаны) переводит в исходное (нулевое) состояние триггеры 50 блока 3 и триггеры 55 блока 5, а также соответствующиеэлементы блока 11 управления. Пакет ин 55 формации, подлежащий записи в накопитель 1, через входы 8 поступает насоответствующие входы входного регистра7 данных, Одновременно на интерфейсныйвход блока 11 управления по шине интерфейсных сигналов подают необходимые уп1015202530354050 входы элементов 48 и 49. следующего (второго сверху) узла 4.Запись второго пакета осуществляют в следующую (на фиг.1 и 2 вторУю сверху) ячейку 2 памяти хранения пакетов. 55 равляющие сигналы. Шина интерфейсных сигналов содержит управляющие сигналы(чтение - запись, обращение и т.д.), поступающие на вход блока управления, и сигналы, поступающие на входы процессора (сигналокончания цикла, сигнал занятости и" т.д.). Блок 11 управления вырабатывает управляющий сигнал, который с его первого выхода поступает на управляющий вход регистра 7, разрешая передачу пакета информации свхода 8 через соответствующие входы 25- 30 накопителя 1 на одноименные информационные входы соответствующих регистров14 - 17, узлов 20 и 21 формирования и хранения флагов всех ячеек 2 памяти накопителя1, Одновременно блок 11 управления вырабатывает управляющий сигнал запроса записи, который с третьего выхода этого блока через вход 12 запроса записи блока 3 поступает на вторые входы первого 48 и второго49 элементов И первого (на фиг,1 и 2 самого верхнего) узлы 4. Так как триггер 50 находится в нулевом состоянии, то происходит совпадение двух сигналов на первом и втором входах элемента И 49Сформированный элементом И 49 вы-ходной сигнал поступает через элемент 52на выход 46 сигнала записи блока 3 и далее через адресный вход 47 записи накопителя:1 - на уп равля ющие входы регистро в 14 - 17, а также на,управляющие входы узлов 20 и 21 формирования и хранения флагов (фиг,1), реализуя тем самым запись пакета в первую ячейку 2 памяти накопителя (на фиг.1 и 2 -первую ячейку памяти сверху) хранения пакетов накопителя 1, При этом длительность сигнала записи, поступающего на вход 47, определяется длительностью сигнала запроса записи на втором входе элемента И49 и промежутком времени от переднегофронта этого сигнала до момента установки триггера 50 в состояние "1" (фиг.2), В это состояние триггер 50 переводит сигнал. поступающий на вход установки в "1" с выходаэлемента И 49 через элемент 51 задержкиТем самым с помощью элемента 51 задержки можно выбрать требуемую длительность сигнала разрешения записи.Сигналы на выходах триггера 50 послеустановки его в состояние "1" запрещают прохождение сигнала через второй элемент И 49 и разрешают прохождение сигнала записи с входа 12 запроса записи блока через элемент И 48 первого узла 4 на вторые Аналогично выполняют запись в накопитель 1 третьего, четвертого и т,д. пакетов информации, причем при записи и-го йакета сигнала запроса записи с входа 12 блока 3 проходит последовательно (и - 1) элементов И 48 и поступает на вторые входы элементов И 48 и 49 и-го узла блока 3, После перевода триггера 50 и-го узла в единичное состояние сигналом с выхода элемента И 49 сигнал с выхода элемента И 48 этого блока через выход 58 блока 3 поступает на второй вход блока 11 управления, указывая на окончание заполнения всего накопителя 1 пакетами информации,В режиме записи пакета информации блок 11 управления сигнал запроса чтения не вырабатывает, при этом триггеры 55 всех узлов б блока 5 после действия сигнала сброса находятся в нулевом состоянии, В результате сигнал разрешения чтения от сутствует на управляющих входах регистров 14 - 17 и входах узлов 20 и 21, и поэтому чтение пакетов информации при реализации режима записи не происходит. При случайном появлении сигнала запроса чтения на входе 13 блока 5 этот сигнал проходит через все и элементов И 54 на выход 59 и далее в блок 11 управления, подтверждаярежим записи,Режим чтения. В этом режиме на вход 38 подают код опроса имени первого операнда, который через вход 37 накопителя 1 поступает параллельно (по столбцу) на вторые входы блоков 18 сравнения всех ячеек 2 памяти накопителя 1, На первые входы этих же блоков 18 сравнения поступают коды имени операндов, находящихся в соответствующих регистрах 14 ячеек 2 памяти. В той ячейке 2 памяти, где код имени на первых входах блока 18 совпадает с кодом имени на ее вторых входах, на выходе блока 18 появляется сигнал, который через элемент ИЛИ 22 поступает на первый вход элемента И 24, а также на информационный вход узла 20 формирования и хранения флагов, переводя соответствующий разряд флага в состояние "1", Далее это значение разряда флага поступает с первого выхода узла 20 через элемент ИЛИ 22 на первый вход элемента И 24, подтверждая тем самым на этом входе значение сигнала "1".Одновременно (или с соответствующим сдвигом во времени) на вход 40 подают код опроса имени второго операнда, который через входы 39 опроса имени накопителя 1 поступает параллельно (по столбцу) на вторые входы блоков 19 сравнения всех ячеек 2 памяти хранения пакетов, На первые входы этих же блоков 19 сравнения поступают коды имени операндов, находящихся в соответствующихрегистрах 15 ячеек 2 памяти, обеспечивая считывание кода пакета и пе- В той ячейке памяти, где код имени на пер- редачу его на выходы 31 - 36 накопителя 1 и вых входах блоков 19 совпадает с кодом далее через выходной регистр 9 данных на имени на ее вторых входах, на выходе блока выходы 10 (фиг.1). Сигнал с выхода 43 блока 19 появляется сигнал, который через эле 5 поступает также через вход 45 разрешемент ИЛИ 23 поступает на второй вход эле- ния записи блока 3 на вход установки в "0" мента И 24, а также на информационный триггера 50 соответствующего узла 4, пере- вход узла 21 формирования и хранения фла- водя это 1 триггер в состояние "0" и тем сага, переводя соответствующий разряд поля мым подготавливая узел 4 для восприятия флага в состояние "1". В результате сигнал 10 сигнала запроса записи (фиг.2).с первого выхода узла 21 через элемент Спустя время задержки, определяемое ИЛИ 23 поступает на второй вход элемента элементом 56 задержки блока 5, сигнал с И 24, подтверждая тем самым на этом входе выхода элемента И 53 устанавливает тригзначение сигнала "1". Если произошли сов- гер 55 в нулевое состояние, Тем самым сигпадения выставленных на входах 38 и 40 15 нал "0" с прямого выхода триггера 55 кодов опроса имени первого и второго опе- запрещает формирование сигнала на выхорандов с соответствующими кодами имен, де элемента И 53, а сигнал "1" с выхода размещенных в одной и той же ячейке 2 триггера 55 разрешает прохождение сигнапамяти (например, на фиг.1 в ячейке памяти ла запроса через элемент И 54 на вторые ервой сверху) на выходе элемента И 24 20 входы элементов 53 и 54 следующего узла 6.Т- появляется сигнал (фиг.1), который через при его появлении на входе 13 блока 5. а- выход 41 разрешения чтения и соответству- ким образом, если в результате ассоциативющий вход 42 блока 5 поступает на вход ногоопроса в режимечтения будет выбрана установки в "1" триггера 55 соответствую- . К-я (к=2,3.) ячейка 2 (фиг.1), то сигнал разщего узла 6 выборки (в данном случае - 25 решения чтения с выхода 41 накопителя 1 и первого сверху), переводя этот триггер в соответствующий вход 42 блока 5 установят состояние "1". При этом сигнал "1" с выхода в единичное состояние триггер 55 именно прямого выхода триггера 55 поступает на к-го узла 6(блока 5).первый вход элемента И 53, а сигнал "0" с В результате сигнал запроса чтения с выхода инверсного плеча вна первый вход 30 входа 13 блока 5 пройдет последовательно элемента И 54. цепочку элементов И 54 предшествующихОдновременно на интерфейсный вход К - 1 узлов 6 и поступит на вторые входы блока 11 управления подают сигнал "Чте- элементов И 53 и 54, При этом 1-й узел 6 ние". Блок 11 управления выдает на второй сформирует сигнал разрешения чтения, ковыход управляющий сигнал, который посту торый через выход 43 узла 6 поступает на пает на управляющий вход выходного реги- вход 44 накопителя 1, на входы регистров стра 9 данных, разрешая передачу через 14 - 17, входы узлов 20 и 21 1-й ячейки 2 негона выходы 10 кода пакета информации, памяти, а также через вход 45 разрешения считанного из накопителя 1. записи блока выборки - на вход установки вБлок 11 управления выдает также на 40 "0" триггера 50 К-го узла 4, подготавливая своем четвертом выходе сигнал запроса чте- этот узел к приему сигнала запроса записи. ния, который через вход 13 запроса чтения Режим записи пакета, В общем случае блока 5 (фиг.2) поступает на вторые входы запись пакета в накопитель производят в элементов И 53 и 54 первого сверху узла 6. первую сверху (фиг,1) освободившуюся Если в одной ячейке 2 памяти произошло 45 ячейку 2 памяти накопителя, т.е. на место совпадение кода имени первого операнда и пакета, который подвергался считыванию, кода имени второго операнда с соответст- При выполнении записи пакета в любую к-ю вующими кодами опроса, выставленными ячейку 2 памяти пакетов триггер 50 соответна входах 38 и 40, и триггер 55 соответству- ствующего К-го узла 4 (блока 5) после оконющегоузла 6(вданномслучае первогосвер-,50 чания цикла записи устанавливается в ху) установлен в единичное состояние, то на единичное состояние. При полном заполнепервом и втором входах элемента И 53 будут нии пакетами накопителя 1 триггеры 50 всех присутствовать сигналы "1", и, следователь- узлов 4 (блока 3) будут установлены в едино, на выходе этого элемента появится сиг- ничное состояние. После выполнения цикла нал "1". Сформированный по совпадению 55 чтения пакета, например, из К-й ячейки 2 пасигнал с выхода элемента И 53 поступает мяти накопителя триггер 50 соответствующечерез элемент 57, выход 43 сигнала чтения го К-го узла 4 (блока 3) переводится в нулевое блока 5 и вход 44 накопителя 1 на управля- состояние, подготавливая тем самым этот ющие входы регистров 14 - 17 и входы узлов узел к восприятию сигнала запроса записи (в 20 и 21 выбранной ячейки 2 памяти (фиг.1), режиме записи) с входа 12 блока 3,5 10 15 20 25 30 35 40 50 55 В режиме записи на интерфейсный вход блока 11 управления поступает сигнал записи. Блокуправления вырабатывает на своем первом выходе сигнал, который поступает на вход синхронизации входного регистра.7 данных, разрешая передачу кода пакета с входа 8 через регистр 7 и входы 25-30 накопителя 1 на соответствующие информационные входы регистров 14 - 17, узлов 20 и 21 формирования и хранения флагов всех ячеек накопителя 1,Одновременно блок 11 управления выдает также на свой третий выход сигнал запроса записи, который поступает на вход 12 блока 3 (фиг.1), Предположим, что свободна К-я (при счете сверху на фиг.1) ячейка 2 памяти накопителя 1, т.е. из этой ячейки был считан пакет информации. В связи с тем, что триггеры 50 предыдущих (К - 1) узлов 4 (блока 3) находятся после записи пакетов в единичное состоянии, а триггер 50 К-го узла - в нулевом состоянии, сигнал запроса записи с входа 12 блока 3 через последовательную цепочку элементов И 48 предыдущих (К) узлов 4 поступает на вторые входы элементрв И 48 и 49 К-го узла 4 (блока 3). Так как триггер 50 этого узла находится в нулевом состоянии, то нулевой сигнал с выхода единичного плеча, поступая на первый вход элемента И 48, запрещает поступление сигнала запроса записи в (1+1)-й узел 4, а единичный сигнал инверсного выхода триггера 50, поступая на первый вход элемента И 49, разрешает формирование сигнала, разрешения записи, который с выхода элемента И 49 через элемент 52, выход 46 блока 3 и вход 47 записи накопителя 1 поступает на управляющие входы регистров 14 - 17 и входы узлов 20 и 21, реализуя, тем самым, запись кода пакета в К-ю ячейку 2 памяти накопителя 1, При этом длительность сигнала разрешения записи определяется временем. задержки переднего фронта сигнала запроса записи с помощью элемента 51, т,е, моментом времени перевода триггера 50 этого 1-го узла 4 в единичное состояние,Аналогично осуществляют запись ин, формации в любую другую свободную ячей- ку 2 накопителя 1. Формула изобретения Запоминающее устройство; содержащее блок считывания, блок записи, входной и выходной регистры данных, блок управления, накопитель, каждая ячейка которогосодержит регистры с первого по четвертый, информационные входы соответствующих регистров всех ячеек накопителя объединены и соединены соответственно с выходами первой, третьей, пятой и шестой групп вход-. ного регистра данных, информационные входы которого являются одноименными входами устройства, вход синхронизации входного регистра данных соединен с первым выходом блока управления, первые выходы соответствующих, регистров ячеек накопителя объединены и соединены соответственно с информационными входами; первой, третьей, пятой и шестой групп выходного регистра данных, выходы которого являются информационными выходами устройства, вход синхронизации выходного регистра данных соединен с вторым выходом блока управления, выходы блока записи соединены с первыми входами задания режима соответствующих регистров ячеек накопителя, выходы блока считывания соединены с вторыми входами задания режима соответствующих регистров ячеек накопителя, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия и упрощения устройства, в каждую ячейку накопителя введены первый и второй блоки сравнения, первый и второйэлементы ИЛИ, элемент И, первый и второй узлы формирования и хранения флагов, первые входы задания режима которых соединены с соответствующими выходами блока записи, вторые входы задания режима узлов формирования и хранения флагов ячеек накопителя соединены с соответствующими выходами блока считывания, информационные входы узлов формирования и хранения флагов ячеек накопителя объединены и соединены соответственно с выходами второй и четвертой групп входного регистра данных, первые выходы соответствующих узлов формирования и хранения флагов ячеек накопителя объединены и соединены соответственно с информационными входами второй и четвертой групп выходного регистра данных, вторые выходы первого и второго регистров ячеек накопителя соединены с первыми входами соответствующих блоков сравнения,вторые входы первых блоков сравнения ячеек накопителя объединены и являются входами первой группы опроса устройства, выход первого блока сравнения каждой ячейки накопителя соединен с первым входом первого элемента ИЛИ, второй вход которого соединен с вторым выходом первого узла формирования и хранения флагов, третий вход задания режима которого соединен с выходом первого элемента ИЛИ и первым входом элемента И каждой ячейки накопителя, выходы элементов И каждой ячейки накопителя подключены к соответствующим входам блока считывания, вторые входы вторых блоков сравнения ячеек накопителя объединены и являются входами второй группы опроса устройства, выход второго блока сравнения каждой ячейки накопителя соединен с первым входом второго элемента ИЛИ, второй вход котороо соединен с вторым выходом второго узла формирования и хранения флагов, третий вход задания режима которого соединен с выходом второго элемента ИЛИ и вторым входом элемента И каждой ячейки накопителя, выходы блока считывания соединены с соответствующими входами разрешения записи блока записи, вход запроса записи которого соединен с третьим выходом блока управления, четвертый выход которого соединен свходом запроса чтения блока считывания, 5 выход запроса чтения которого соединен спервым управляющим входом блока управления, второй управляющий вхОд которого соединен с выходом запроса записи блока записи, входы в выхо блока управления 10 являются входами-выходами интерфейсныхсигналов устройства.