Устройство для умножения чисел

(21) (22) (46) (72) (53) (56) тель х возмож 11 2З.В.Лскевич т обеспечядностью арных проойство,мого, бл А. Вычи Брик В синхро связь,ен ений про 81 ка стры первойа 6 задержки тельство ССС Г 7/52, 1978 е свид ор 09 ств л, С 8 веь п(54) УСТРОЙСТВО ДЛЯ (57) Изобретение о тельной технике и зовано в универсал рованных ЭЗИ для б операций умножения парных произведен ленных в любой поз ины и сумм рядных чиУМНОИЕНИ 1 Ч 1 носится к в ожет быть и ных и специ числи польатурнымиойство алиэинения .суммы став- еме уру, что дает го испольэо- и СБИС,ыстрого выпои вычислениий чисел, предиционной сис иль-, раэ Изобретенительной техни к вычибыть исспециал относитс и может сальных системахвычисле зиовано в унивеованных ЭЗИ вия умножения лне падля выпия суммьпредстасистеме л и чисел, иционной ных произведенных в любой поления,ион а счетазрядно парных пНа фисхема усна фиг,ст ки а зад ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР ОПИСАНИЕ И ДВТ 0 РСКОМУ СВИизобретения - расширение функх возможностей устройстваобеспечения умножения чиселстью Ии и вычисления суммыроизведений,г. 1 приведена Функциональнаятройства для умножения чисел;2 - функциональная схема блоч щг3с(;:Д ( счисления, Целью изобрет ся расширение функционал ностей устройства за сче ния умножения чисел разр Б)и и вычисления суммы п ведений. Введение в устр держащее регистр 1 множи 2 вычисления разрядных з изведения, буферные реги 3 и второй 4 групп, блок и коммутатора 5 с соотве связями позволило вычисл дение чисел переменной дл парных произведений и-ра сел с незначительными ап затратами. Кроме того, у имеет однородную структ возможность эффективно е вать при применении БИС 1 з.п. ф., 2 ил. Устройство (Фиг. 1) содержит ирядный регистр 1 множимого, и блоков 2 вычисления разрядных значений произведения, и буферных регистров 3 первой группы, и буФерных регистров .4 второй группы, коммутатор 5 и блок 6 задержки, вход 7 коррекции устройства, первый 3 управляющий вход.устройства, входы 9 и 10 множителя и множимого устройства, второй управляющий вход 11 устройства, выход 12 устройства.Блок 6 задержки (Лиг. 2) содержит К,и-разрядных регистров 13 и (1-1) коммутаторов 14.Рассмотрим фние и реализаци ункциональное назначею узлов и блоков устРегистр 1 множимого предназначен для хранения значения и разрядов множимого. Регистры 3 и 4 предназначены для хранения значения соответственно старшего и младшего разрядов разрядных произведений, формируемых блока" ми 2,Блоки 2 предназначены для вычисле ния значений разрядных произведений по ФормулеГ ХУ+ А+ В, где Х, 7 - соответствующие разрядысомножителей;А, В - разрядные слагаемые, поступающие на входы первогои второго слагаемых блока 2.20Блоки 2 могут быть реализованы са мыми различными методами и средствамии в зависимости от требований кбыстродействию, регулярности структу ры и т,д в частности возможно выполнение в виде постоянного запоминающегоо. устройства (ПЗУ) или в видекомбинационных схем, синтез которыхможет быть произведен любым из изве стных методов по таблице истинногофункционирования блока.Коммутатор 5 предназначен для по, дачи на вход второго слагаемого и-гоблока 2 информации либо с входа 7коррекции устройства, либо с выходаблока 6 задержки в зависимости отсигнала на его управляющем входе.Блок б задержки предназначен дляхранения разрядов суммы частичныхпроизведений, используемых при умно 40жении сомножителей разрядностью И) п,т,е, разрядностью до (1:+1) и, а также для хранения разрядов суммы,парных произведений и-разрядных сомножителей при вычислении суммы парных45произведений, Б зависимости от разрядности сомножителей на вход записиблока 6 подается сигнал, устанавливающий необходимую задержку информа-ции перед ее вьдачей для подсуммирования в блоках 2 при выполнении данной функции. Возможна различная реализация блока 6 задержки,Регистры 13 блока Ь предназначеныдля хранения значения разрядов суммычастичных произведений при умножениичисел разрядностью И) и и для хранениязначения разрядов суммы парных произведений при выполнении устройством соответствующей Функции, На фиг. 2 вцелях упрощения не показаны цепи синхронизации, разрешения эаписи.и установки в нулевое состояние, однакоодинаковые по Функциональному назначению цепи являются общими для всехрегистров 13, а также для регистровЗи 4.Коммутаторы 14 предназначены дляподачи на вход соответствующего регистра 13 информации со своих первыхлибо вторых информационных входов взависимости от сигнала на их управляющих входах.Рассмотрим работу устройства дляследующих случаев; умножение и-разрядных сомножителей; умножение сомножителей разрядностью Б )и; вычисление. суммы парных произведений и-разрядных сомножителей,Устройство работает следующим образом,В исходном состоянии регистры 3и 4 и регистры блока 6 обнулены,В регистре 1 хранится без знакаи-разрядное значение множимого,На первый управляющий вход 8 устройства подан потенциал, настраивающий коммутатор 5 на передачу информации с входа 7 коррекции устройства,Умножение осуществляется за 2 п тактов.В каждом иэ и первых тактов работы устройства на его вход 9 поступает по одному разряду значение множителя, начиная с младшего разряда, При этом в -м блоке 2 производится умножение разряда множителя, поступающего на его вход множителя с входа 9 множителя устройства, на -й разряд множимого, поступающего на его вход множимого с выхода -го разряда регистра 1 множимого, и прибавление к младшему разряду получившегося при этом произведения через входы первого и второго слагаемых блока 2 старшего разряда произведения -го блока 2, сформированного в предьдущем такте и хранимого в 1.-м регистре 3, и младшего разряда произведения (+1)-го блока 2, сформировайного в предьдущем такте и хранимого в (д+1)-м регистре 4. Сформированные 1.-м блоком 2 старший и младший разряды произведения с его выходов записываются соответственно в 1.-е регистры 3 и 4,После выполнения и первых тактов на вход 9 множителя устройства посту-.5 153пает нулевая информация и далее осу ществляется еще дополнительно п тактов, в течение которых иэ устройства.выводится с соответствующим преобразованием информация, хранимая в регистрах 3 и 4, Вывод 2,п-разрядногопроизведения сомножителей в устройстве осуществляется через его выход 12по одному разряду в каждом такте, Врассмотренном случае на вход 7 коррекции устройства во всех тактахподается нулевая информация. В техже случаях, когда требуется получитьокругленное произведение, необходимов первом такте работы устройства наего вход 7 подать корректируюцую информацию (для округления 2,п-разрядного произведения и-разрядных сомножителей, представленных в двоичнокодированной щестнадцатиричной системе счисления, необходимо подать впервом такте работы на вход 7 двоичный код 1000), Это позволяет осуществить округление результата без дополнительных временных затрат, 1(роме того, вход 7 может быть использовантакже для введения результирующейкоррекции по знакам множимого и множителя в случае умножения чисел в дополнительном коде,Умножение ш.п-,разрядных чисел(гп = 21+1) в устройстве производится за ш циклов, каждый из которыхреализуется за (ш,п + и) тактов.Для получения правильного результатаблок 6 настраивается на задержку(ш)п тактов (это достигается подачей соответствующего потенциала навход 11 устройства), В кажцом циклеработы осуществляется вычисление частичного произведения ш,п-разрядногомножителя на и разрядов множимого иподсуммирование к нему суммы частичных произведений, сформированной впредыдущем цикле и хранимой в блоке 6(младшие разряды), В итоге получается новая сумма частичных произведений,При этом запись в блок 6 первогоразряда суммы частичных произведений,формируемой блоками 2, начинается вовтором такте каждого цикла, так какв первом такте этот разряд записывается в первый регистр 4. 1(роме того,младшие и разрядов этой суммы, хотяи подаются в этом цикле в блок 6, однако в дальнейшем не используются ввычислениях (это достигается соответ 6374 6 5 1,0 15 20 25 30 35 40 45 50 ствующей настройкой коммутатора 5),остальные ш,п разрядов этой суммы всоответствуюцие моменты времени поступают на вход второго слагаемогои-го блока 2 (ввод младших и разрядовосуществляется одновременно с выводом старших и разрядов этой же суммыиз регистров 3 и 4 в блок 6 в течение данного цикла, а ввод оставшихсяп(ш) разрядов - по одному разряду.в каждом такте следуюцего цикла),Рассмотрим работу устройства в одном цикле.В регистре 1 множимого хранятся исоответствующих разрядов гп.п-разрядного множимого, в регистрах 3 - нулевая информация, а в регистрах 4 - соответствующие разряды суммы частичныхпроизведений, сформированной в предыдущем цикле. На первый управляющийвход 8 устройства подан потенциал,настраивающий коммутатор 5 на передачу информации с выхода блока 6. Задержка в (тп),п тактов в блоке 6 достигается тем, что коммутатор 14,(га)настроен на передачу информации с информационноговхода блока 6 на входп-го разряда регистра 13.(гп), а остальные коммутаторы 14 организуютцепь последовательно соединенных регистров 13,В каждом такте из н.п первых тактов рассматриваемого цикла на вход 9множителя устройства поступает по одному разряду значения множителя, начиная с младших разрядов, при этомв блоках 2 выполняются те же операции, что и в первых и тактах в случаевычисления произведения и-разрядныхсомножителей. Отличие состоит тольков том, что в первом такте цикла навходах второго слагаемого всех блоков2 присугствуют п соответствуюцих разрядов суммы частичных произведений,сформированной в предыдуцем цикле ихранимой в регистрах 4, остальныеп(ш) разрядов этой суммы поступаютпо одному разряду в каждом такте свыхода блока 6 через коммутатор 5 навход второго слагаемого и-го блока 2(за исключением (и) последних изт.п первых тактов, когда под управлением сигнала на входе 8 устройства коммутатор 5 не разрешает прохожде-. ние информации из блока 6, так как в это время на выходе блока 6 появляются младшие (и) разрядов сформированной в этом цикле суммы частиччыхг 1 роиэведений). После окончания ш,и-готакта на вход 9 множителя устройстваподается нулевая информация, а на,йходе 8 устройства все еще присутст 5вует потенциал, запрещающий прохождение информации из блока 6 в блоки 2,т.е. на вход второго слагаемого и-гоблока 2 подаются нули.В (ш.и+1)-м такте начинается выод старших и разрядов суммы частич 11 ых проиЗведений, сформированной ввитим цикле и хранимой в регистрах 3И 4, После окончания (ш,и+1)-го така на ВХОД 8 устройстВа подается по в 15тенциал настраивающий коммутатор 5на передачу информации с выхода блока 6,. В течение последующих (и) тактов на вход 9 множителя устройства11 родолжает поступать нулевая информа ОЦия и с выхода первого регистра 4 вблок 6 выводится с соответствующим11 реобразованием информация, хранимаярегистрах 3 и 4, т,е. выводятсястаршие разряды суммы частичных проИзведений, сформированной в рассмат 11 иваемом цикле, а с выхода блока 6В это время в регистры 4 загружаютсяЧерез вход второго слагаемого и-гоблока 2 младшие разряды этой же суммы частичных произведений, используемые в следующем цикле вычислений,Одновременно с выполнением (ши+и)-го1 акта на вход 10 множимого устрбйства11 одаются следующие и РазРядов множимого 3И производитсяих эайись в регистр 1.Вывод через выход 12 устройстваОкончательного значения произведения111.и-разрядных сомножителей осущестВляется по одному разряду в каждом, 40кз первых и тактов каждого цикламладшие ш.и разрядов произведения)и по одному разряду в каждом тактепоследнего ш-го цикла (старшие ш.иразрядов произведения ),45,Вычисление суммы парных произведенвй в виде, Х; (гННе Х н;ви-разрядные сомножители) производитСя за К циклОВ каждыи из которых 50реализуется за 2 и тактов.В каждом цикле осуществляется вычисление произведения Х;,1, (1.:ф 1) и прибавление к нему ужесформированной суммы парных произвеРдений .К. Х; Т , хранящийся в блоке,6 задержки и поступающей на Вход второго слагаемого и-го блока 2 через коммутатор 5, На второй управляющий вход 11 устройства при этом подается потенциал, настраивающий блок 6 на задержку в и тактов, а на первом управляющем входе 8 устройства во всех тактах всех циклов Работы присутствует потенциал настраивающий коммутатор 5 на прохождение информации с выхода блока 6 Запись суммь 1 проиэведЕНИй ", = Х 1 В бЛОК 6 НаЧИНаЕтея1со второго такта 1-го цикла, как и в предыдущем случае, а начиная с (и+-го такта этого цикла эта сумма по разряду в каждом такте с выхода блока б поступает на вход второго слагаемого и-го блока 2, В результате этого одновременно с выводом из регистров 3 и 4 старших разрядов суммы произведений осуществляется запись и его младших разрядов в регистры 4 для выполнения следующегоцикла,Прием очередных значений множимого и множителя осуществляется одновременно с выполнением последнего такта цикла,Результат вычисления суммы парных произведений выводится по одному разряду В каждом такте последнего 1-го циклаФормула изобретения1, Устройство для умножения чисел, содержащее регистр множимого, и блоков вычисления разрядных значений произведения и две группы по и буферных регистров, причем вход множителя устройства соединен с входами множителя и блоков вычисления разрядных значений произведения, входы множи - мого которых соединены с выходами соответствующих разрядов регистра множимого, вход первого слагаемого 1.-го блока вычисления разрядных значений произведения соединен соответственно. с выходом 1.-го буферного регистра первой группы (1 = 1 п), вход второго слагаемого 1-го блока вычисления разрядных значений произведения соединен соответственно с выходом ( +1)-го буферного регистра Второй группы, входы и буферных регистров первой и второй групп .соединены соответственно с выходами старшего и младших разрядов соответствующих и блоков вычисления разрядных значений произведения, выход первого буферного регистра второй группы соединен с выходом устройства, вход множимого устройства соединен с входомрегистра множимого, о т л и ч а ю -щ е е с я тем, что, с целью распирения функциональных возможностей засчет обеспечения умножения чисел разрядностью Иу и и вычисления суммыпарных произведений, в него введеныкоммутатор и блок задержки, информационный вход которого соединен с выходом первого буферного регистравторой группы, а вход записи - с первым управляющим входом устройства,второй управляющий вход которого соединен с управляющим входом коммутатора, первый и второй информационныевходы которого соединены соответственно с входом коррекции устройстваи выходом блока задержки, а выход -с входом второго слагаемого и-го блока вычисления разрядных значений про-,изведения,2. Устройство по п. 1, о т л и - 5ч а ю щ е е с я тем, что блок задержки содержит К.п-разрядных регистров и (Р) коммутаторов (1И/и - 1 , где Х - ближайшеецелое З Х), причем информационный вход блока соединен с входом и-го разряда 1(-го регистра и первыми информационными входами (1-1) коммутаторов, управляющие входы которых соединены с входом записи блока, выход которого соединен с выходом первого разряда первого регистра, выход первого разряда -го регистра соединен соответственно с вторым информационным входом (д)-го коммутатора (1 = 21:), выход которого соединен с входом и-го разряда (д)-го регистра.1536374 ле тор о оизводственно-издательский комбинат "Патент", г,. од, ул. Гагарина, 101 Составитель Е.Мурзиедактор М.Иедолуженко ТехредМ.Дидык аказ 109 Тираж 550НИИПИ Государственного комитета по изобретени113035, Москва, Ж, Раушская Подписноеи открытиям при ГКНТ СССРб., д. 4/5