Устройство для умножения п-разрядных двоичных кодов

ОПИСАНИЕ ИЗОБРЕТЕН ИЯ Союз СоветскихСоциалистическихРеспублик ои 690478 К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(23) Приоритет -Гвсудврстввннмй квинтет СССР кв делам кзвбрвтвнкк н вткрктнйрдена Ленина институт проблем управлен 71) Заявитель(54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ ПОСЛЕДОВАТЕЛЬНЫХ п.-РАЗРЯДНЫХ ДВОИЧНЫХ КОДОВИзобретение относится к области вычислительной техники и предназначено для умножения двух синхронно поступающих в последовательном дополнительном коде чисел, в которых знак содержится вп -ом разряде и сначала поступают младшие разряды.Известно устройство для умножения двух синхронно поступающих в последовательном прямом коде чисел, в которых знак содержится вп-оя разряде и сначала поступают младшие разряды 1).Известное устройство, которое осуществляет умножение за два такта, содержит сдвиговые регистры множимого и множителя, распределитель, статический регистр, сдвиговцй регистр, а также элементы И и последовательные одноразрядные сумматоры.Наиболее близким техническим решением к изобретению, является устройство для умножения двух синхронно поступающих последовательным прямым кодом чисел, в которых знак содержится в и -ом разряде и сначала поступают младшие разряды 21, содержащее регистр сдвига множимого, регистр сдвига множителя, выход которого соединен со входами (тт - 1) элементов И первой группы, ( 2)-разрядный распределитель, каждый т.-й разряд которого соединен через (1+ 1)-й элемент И первой группы со входом ( + )-разряда (п - )-разрядного регистра, первый разряд которого через первый элемент И первой группы подключен к шине управления, которая соединена со входом (и2)-разрядного распределителя, ,(п - 2)-разрялный слвиговый регистр, выход з-го разряда (и, - 1)-разрядного регистра и выход ( - 1)-го разряда (и - 2)-разрядного сдвигового регистра соединены со входами 1-го элемента И, (и1) элементов И второй группы, а выход первого разряда (п - 1)- разрядного регистра и вход (тт - 2)-разрядного сдвигового регистра подключены ко входам первого элемента И второй группы. Выходы (2 п - 1)-го и 2 к-го элементов И второй группы (1(= 1,2.,- 1) соединены со входами К -го одноразрядною сумматора первои группы. Выходы (2 т - 1)-го и 2 а-го одноразрядных сумматоров первой группы = , 2 - - 1) соединены со входами 4-го одноразрядного сумматора второй группы. Выходы последнего одноразрядного сумматора первой группы и последнего пораз рядного элемента И второй группы соедине.нь 1 со входами последнего одцоразрядцогосумматора второй группы. Выходы одноразрядных сумматоров ( - 1)-й группы (у == 1, 2 одоп ) соединены со входамипоследовательного одноразрядного суммато.ра-й группы.Низкое быстродействие таких устройствобусловлено тем, что при умножении по.ступающих в последовательном допол кительном коде чисел требуется их преобразованиев прямой код. т. е. требуется дополнительноИ тактов,Целью изобретения является повывзениебыстродействия,Эта цель достигается тем, что п предложенное устройство введены допочнчтельцыеэлементы ИЛИ, И. НЕ, задерж; ц дополни- фтельные одноразрядные сумматоры. Выходрегистра сдвига множимого соединен с одним из входов первого дополнительного элемента И, другой вход которого через первыйэлемент задержки подключен к выходу (г) щразрядного распрсдечителя, а выход - и одцому нз входов первого элемента ИЛИ, другой вход которого соединен с выходом второ.го элемента ИЛИ, вход которого соединен свыходом первого элемента ИЛИ, а выход -с одним из входов третьего элемента ИЛИ,другой вход которого подключен к выходу"регистра сдвига мцожимого, а выход,ко входу (в - -2) -разрядного сдвигового регистра. Выход регистра сдвига множителясоединен с одним из входов второго элементаИ, другой вход которого подключен к выходупервого элемента задержки, а выходкодному из входов четвертого элемента ИЛИ,другой вход которого соединен с выходомпятого элемента ИЛИ, вход которого соединен с выходом четвертого элемента ИЛИ, з 5а выход - с одним из входов третьегоэлемента И, другой вход которого подключенк выходу первого элемента задержки, а выход - к одному из входов первого дополнительного, одноразрядного сумматора, другой вход которого соединен с выходом четвертого дополнительного элемента И, одиниз входов которого соединен с выходом пятого элемента ИЛИ, а другой вход - свыходом элемента НЕ, вход которого черезвторой элемент задержки подключен к вы Яходу (и 2) -разрядного сдвигового регистра,Выход первого дополнительного одноразрядного сумматора соединен с одним из входоввторого дополнительного одноразрядногосумматора, другой вход которого соединенс выходом третьего последовательного одноразрядного сумматора, а выход подклю"ецк выходной шине устройства. Один из входоптретьего дополнительного одноразрядногосумматора соединен с выходом одноразрядного сумматора .-й группы, другой вход -- лс выходом пятого элемента И, один из входовкоторого подключен к выходу последнегоразряда (п - 2)-разрядного распределителя,4а другой вход - - к ьыходу одноразрядного сумматора-й группы.Функциоцал ьная схема устройства для умножения последовательных о -разрядных кодов для случая и = 8 представлена на чертеже,Устройство содержит регистр сдвига множителя 1, элементы И 2 - 8 первой группы; (ц - 2) -разрядный распределитель 9, (и - 1)- разрядный статический регистр 10, шину управления 11, (и - 2)-разрядный сдвиговый регистр 12, элементы И 13 - 18 второй группы, последовательные одноразрядные сумматоры первой группы 19 - 22, последовательцье одноразрядные сумматоры второй группы 23, 24, последовательный одноразрядный сумматор третьей группы 25, регистр сдвига множимого 26, дополнительные элементы И 27, элементы задержки 28, элементы ИЛИ 29 - 31; дополнительный одноразрядный сумматор 36, дополцитсльцые элемент ы НЕ 38, элементы задержки 39, дополнительные одноразрядные сумматоры 40 - 41, входную шину 42 и дополнительный элемент округления 43.Устройство работает следующим образом, В исходном состоянии дополнительные коды множителя и мцоЖимого размещены соответственно в регистрах сдвига множителя 1 и множимого 26, Из регистров 1 и 26 эти коды подаются младшими разрядами вперед и содержатся вц-ых разрядах кодов. На первом такте из регистров сдвига множимого подаются младшие разряды множимого и множителя. В этом же такте на шину управления 11 подается единичный сигнал, который на первом такте открывает элемент И 2, ца втором такте - элемент И 3, и т. д., а на седьмом такте - элемент И 8, так как на шину управления 11, начиная со второго такта, подается нулевой сигнал. В результате за семь тактов дробная часть кода множителя записывается в статический регистр 10. Пусть множимое равняется -0,101 ОВ Х(- -Да - ), а множитель -0,1100101 ( --- ), Тогда из регистра сдвига, множимого 26 подается дополнительный код 1,010001, а из регистра сдвига множителя 1 - дополнительный код 0,1100101,На первом такте на выходе элементаИ 2 будет единичный сигнал, который запишется в первый триггер (п - .1) разрядногорегистра 10. На выходе элемента ИЛИ 30 будет нулевой сигнал из-за наличия нулевого сигнала на выходе элемента задержки 28. В результате на выходе элемента И 9 будет единичный сигнал, который через цепочку одноразрядных суммато)ов 20, 23, 25, 41 и 40 проходит на выходную шину 42 устройства, так как на выходах элементов И 13 18, 35, 37 и 43 будут нулевые сигналы,На втором такте на выходе элемента И 3 будетнулевой сигнал, который записывается во второй триггер (п - 1) -разрядного ре 690478гистра 10. В первом разряде регистра 12записывается единица, В результате на выходе элемента И 19 получаем произведенияпервого разряда множителя на второй разряд множимого (нулевой сигнал), а на выходе элемента И 13 произведение второго3разряда множителя на первый разряд множимого (нулевой сигнал). Далее на выходесумматора 20 имеем единичный сигнал, который через цепочку сумматоров 23, 25, 41и 40 проходит на выход 42 устройства.Далее устройство работает аналогично. 6На седьмом такте от выхода последнегоразряда (к - 2) -разрядного распределителя 9 включается элемент И 43 округления.При этом на выходе сумматора 36 имеемнулевой сигнал, так как на выходах элементов И 35, И 37 имеем нулевые сигналы13из-за наличия нулевого сигнала на выходеэлемента задержки 28, и в сумматорах 40и 42 перенос равняется нулю. В результатеесли на седьмом такте на выходе сумматора 25 имеем единичный сигнал, то он запо- йбминается в сумматоре 41 в виде единичногопереноса. Начиная с восьмого такта, элемент И 43 округления выдает сопз 1 О, ис выхода 42 устройства снимаем значащиеразряды умножения,На восьмом такте на выходе элемента23задержки 28 будет единичный сигнал. В результате из-за наличия единицы в знаковомразряде множимого элемент ИЛИ 31 вы-.дает сопз 1 1:На пятнадцатом такте устройство выдает зознак умножения, и на этом работа устройства заканчивается,Для рассмотречного примера устройствос восьмого по пятнадцатый такт выдаетрезультат умножения в дополнительном коде1,0111000 ( - ). При наличии в знаковом9 3разряде множителя единицы, начиная с восьмого такта, элемент ИЛИ 34 выдает 1, В.результате наэтом такте от элемента И 35на вход сумматора 36 подается единица,на другой вход которого из регистра 12 звчерез элемент задержки 39 и элементы НЕ38 и И 37 подается обратный код множимого.Таким, образом, устройство осуществляетумножение последовательных дополнительных п-разрядных двоичных кодов на 2 п - 1Итактов,Изобретение позволяет повысить быстродействие устройства для умножения последовательных к -разрядных двоичных ко.дов на и тактов,Формула изобретенияУстройство для умножения последовательныхп-разрядных двоичных кодов, содержащее регистр сдвига множимого, регистр сдвига множителя, выход которого соединен со входами (п - 1) элементов И первой группы, (п - 2) -разрядный распределитель,каждый, й разряд которого соединен через (1+ 1)-й элемент И первой группы со входом (1+ 1)-го разряда (и - 1)-разрядного регистра, первый разряд которого через первый элемент И первой группы подключен к шине управления. которая соединена со входом (л - 2) -разрядного распределителя, (и - 2) -разрядный сдвиговый регистр, выход 1 -го разряда (п - 1) -разрядного регистра и выход (1 - 1) -го разряда (ю - 2) -разряд-.ного сдвигового регистра соединены со входами 1 -го элемента И, (и - 1) элементов И второй группы, а выход первого разряда (и - 1)-разрядного регистра и вход (и - 2)- разрядного сдвигового регистра подключены ко входам первого элемента И второй группы, причем выходы (2 к - 1) -го и 2 к-го элементов, И второй группы (к = 1, 2, , --1) соединены со входами к -го одноразрядного сумматора первой группы, выходы (21 - 1)- го и 21-го одноразрядных сумматоров первой группы (с = 1, 2, , - п - 1) соединены со входами о-го одноразрядного сумматора второй группы, выходы последнего олноразрядного сумматора первой группы и последнего элемента И второй группы соединены со входами последнего одноразрядного с умматора второй группы, выходы одноразрядных сумматоров ( - 1)-й группы ( = 1, 2,1 одап) соединены со входами однораз, рядного сумматора 1,-Й группы, отличающееся тем, что, с целью повьннения быстродействия, ь него введены лополнительные элементы ИЛИ, И, НЕ, задержки н лополнительные одноразрядные сумматоры, выход регистра сдвига множпмого соединен с одним из входов первого элемента И, другой вход которого через нервый элемент задержки подключен к выходу (и - 2) -разрядного распределителя, а выход - к одному из входов первого элемента ИЛИ, другой вход которого соединен с выходом второго элемента ИЛИ, вход которого соединен с выходом первого элемента ИЛИ, а выход - с одним из входов третьего элемента ИЛИ, другой вход которого подключен к выходу регистра сдвига множимого, а выход - к вхолу ( и - 2) -разрядного сдвигового регистра, выход регистра сдвига множителя соединен с одним из входов второго элемента И, другой вход которого нолключен к выходу первого элемента задержки, а выход - к одно- . му из входов четвертого элемента ИЛИ, другой вход кот.ого соединен с выходом пятого элемента ИЛИ, вход которого соединен с выходом четвертого элемента ИЛИ, а выход - с одним из входов третьего элемента И, другой вход которого подключен к выходу первого элемента задержки, а выход - к одному из входов первого дополнительного одноразрялного сумматора, другой вход которого соелинен с выходом чет. вертого элемента И, один из входов которого. соединен с выходом пятого элемента ИЛИ,6904788ключен к выходу последнего разряда 1 и 2)разрядного распределителя, а другой вход -к выходу одноразрядного сумматора-йгруппы. 7а другой вход - с выходом элемента НЕ вход которого через второй э; сент задерж ки подключен к выходу (и - 2 разрядного сдвигового регистра, выход первого допол нительного одноразрядного сумматора соеди. нен с одним из входов второго дополнительного одноразрядного сумматора, другой вход которого соединен с выходом третьего дополнительного одьоразрядного сумматора, а выход подключен к выходной шине устройства, один из входов третьего дополнительного одноразрядного сумматора:оединен с вьходом одноразрядного сумматора -й группы, другой вход - с выходом пятого элемента И, один из входов которого подИсточники информации,принятые во внимание при экспертизе 1. Заявка994659/24, кл. б 06 Г 7/39, 07,02.74, по которой принято решение о выдаче авторского свидетельства.2. Певцов Д. В, и др. Элементарные вычислительные операции в однородных средах с независимой настройкой. Сб, Вопросы кибернетики, Однородные микроэлектронные структуры. М., кСоветское радио, 1973; с. 88, рис. 4.тор Л.5 В 67/4 од ЦНИИПИ Госу по делам 3 3035, Москва,Филиал П П П а Пате