Асинхронный последовательный регистр на кмдп-транзисторах

(5 1 С 19/О 1:с: ".1111 у 11 ИСАНИЕ ИЗОБРЕТЕНИЯ втома т такж Регистр содер НЕ 12 и групп 3-17. На фиг. яющий выход 1 вход 19 считы ерсный 21 инф й 22 и инверс ходы регистра ные выходы,элемент ИЛИинверторовтакже управ з пятиоказаны си управляющиймой 20 и инв пния, прярмационныеый 23 инфор ходы, прям ационные в па енты яче иг.3, 4 тора и-т в -типа), соде пд 24- 28-32. ячейки ранзистоднзистоертого 2) соде 24-26 и 28-31. а и-тип вой яче а п-типа а р-типа ранэисто че логически йки памяти явля ентов пер я управля и, затвор еики пам щим вхо ора ого тран тв ГОСУДАРСТВЕННЫЙ КОМИТЕПО ИЗОБРЕТЕНИЯМ И ОТКРЫТПРИ ГКНТ СССР Д ВТОРСКОМУ СВИДЕТЕЛЬСТ(461 15,07.89, Бюл. И 26 (71) Ленинградский электротехнический институт им. В.И.УльяноваЛенина )(56) Авторское свидетельство СССР Р 66606, кл О 11 С 19/00, 1976.Авторское свидетельство СССР И 1136216, кл, С 11 С 19/00, 1985. (54) АСИНХРОННЫИ ПОСПЕДОВАТЕЛЬН 1 И РЕП 1 СТР НА КИД 11-ТРА 1 ЗИСТОРАХ (57) Изобретение относится к а Изобретение относится к автоматие и вычислительной технике и может быть использовано при построенииасинхронных вычислительных устройствприема и передачи информации,Цель изобретения - упрощение асинхрснного последовательного регистра,11 д Фиг. приведена схема регистра; на фиг.2, 3 и 4 - схемы первой,второй и -й (1 ) 2) ячеек памяти регистра,Регистр выполнен на КМДП-транзисторах и содержит ячейки 1 памяти,каждая из которых состоит иэ двухсимметричных цепочек 2. Каждая цепочка состоит из логического элемента 9и инверторд 4. Ячейки имеют: упрдвляющие входы 5 (только вторая ячейкапамяти), 6, 7 и 8 (кроме первой ячейки памяти), информационный вход 9,инверсный 10 и прямой 11 информацион 2тике и вычислительной технике и может быть использовано при построении асинхронных устройств приема и передачи информации. Целью изобретения является упрощение регистра. Для достижения этой цели в регистр, выполненный на КИДП-транзисторах и содержащий ячейки памяти, состоящие из двух инверторов и двух логических элементов, каждый из которых состоит из четырех транзисторов и-типа и четырех транзисторов р-типа, введены элемент ИЛИ-НЕ и группа из пяти инверторов, а в каждый логический элемент введен пятый транзистор р-типа. Логические элемти, кроме первой (ф жат четыре транзиси пять транзисторо р Логический элемент первой мяти (фиг. ржит три Р четыре тр-типа 31 логических элементов каж - дой ячейки памяти является управляющим входом 6 ячейки памяти, сток третьего тиднзистора и-тиид 26 - уи 5 рлвлню 1 цим входом 7, здтвор пятого транзистора р-типа 32 (кроме первой ячейки памяти) - управляющим входом 8, затвор второго транзистора и-тина 25-и 1 к 1 ормдционнь 1 м входом 9, исток О первого транзистора и-типа 24 - инверсным информацпош 1 ым выходом 10, выход инвертор,1 4 - прямым информационным выходом 11 ячейки памяти.Асинхронн 11 й последовлтельнь 1 й регистр работдет следующим образом,Состояние ячейки 1 а (значения нд вь 1 ходах 10, 11, 11, 10) соо 1 в 1 ствуют: 1010 - в ячейке эл 11 исл 11 1 ул 1 0101 - в ячейкс з;п 11 слнл еи 1 цп 1 1001 - информация и ячейке отсутствует, состояние О 1 О и прсн 1 сс 1 и рлбо- тЫ РЕГИСтРа В ЯЧЕЙКЕ НЕ ВоЗШП 1 ДЕт из-эа наличия перекрестных связеймежду цепочкд 1 н 1 ячейки. 25Пдборы значений нл входах 20, 21регистра соответствуют: 10 - источник передает нуль. О 1 - источник передает единицу, 11 - источник не,передает информации в регистр, набор00 запрещенНаборы значений 1 гд выходдх 23,22 соответствуют: 1 О - прис:1 пик принимает из регистра нуль, 01 - приемник принимает из регистра диницу,11 - приемник не принимяе 1 ин 1 ормдц 1 ш из регистра, набор ОО здпрещенЗапись в ячейку 1,1. происходиттогда, когда в ячейке 1,(1 -1) записана информация, л 1 в ячейке 1.(1.-2) и1,(1+1) 1 п 1 формдцин либо стерт 1, либоимеет значеш 1 е, противоположное э 1 писываемому, Стирдш 1 е информацииячейке 1,1 происходит тогда, когддв ячейке 1.(1+1) записана та же 45информация,Пусть В начальном состо 5111 ии 1 п 1 формания в регистре отсутствует, т,е.все его ячейки ндхсдятся в состоянии2001. Пусть также нд входе 19 регистра зафиксировано значение 1. Источникпередает в регистр информди 1 яо, устанавливая нд его входах 20, 21, например, набор 01, Как только этд информация запишется в первую ячейку ре 55гистра, на его выходе 23 устдшгвитснзначение 1, Теперь источник можетустановить на входах 20, 21 регистра набор 1 с тем, 1 тобы затем иередавать новую порцию информации, После этого информация будет записываться во вторую ячейку, д затем - стиряться в первой. Стирание информациив первой ячейке разрешает ее записьв третью и т,д, Кдк только в первойячейке регистра информация будетстерта и нд выходе 23 появится значение О, источник может записать в ре-:гистр следЪющун 1 порцию информации.Если следующая порция информации имеет значение, отличное от предыдущего, то запись в ячейку 1.(1.-1) можетосуществляться еще до того, как будет стерта информация в ячейке 1,ьЕсли же следующая порция информацииимеет то же значение, что и предыдущая, то такая запись возможна точько после того, как в ячейке 1.1. информация будет стерта,Таким образом, последовательнаяпередача в регистр порции информациипри фиксированном значении 1 на входе 19 продолжлется до тех пор, покане заполнится весь регистр, При этоммежду двумя ячейками хранящими соседние порции информации с одинаковыми значениями, будет находиться одна ячейка, в которой информация стертд, если же значение соседних порцийгп 1 формации различно, то они хранятся в смежных ячейках,Пусть нд входах 20, Я 1 регистра зафиксирован набор 11, а в результате запол 1 еши регистра информацией состояние его последней ячейки - 0101. 11 а входах 23, 22 при этом установится набор 01, Получив эту инФормаци 1 о, приемник устанавливает нд входе 19 значение О, что вызывает стирание информации в последней ячейке, В результате, если в последней ячейке и предпоследней записаны порции информации с различными значениями, то появляется возможность переписи информации иэ предпоследней ячейки в последнюю, иначе инФормация псреписывается из ячейки, предшествующей предпоследней и т.д. Как только информация в последней ячейке стерта, приемник может установить на входе 19 значение 1, т.е. подготовиться к приему следующей порции информд 11 ии, Таким образом, последовательный прием информации из регистра при фиксированном наборе 11 нд его входах 20, 21 продолжается до5 14 тех цор, пока весь регистр це будет очищен, т,е, во всех его ячейках це будет стерта информация,При одновременной работе источника и приемника информации процесс передачи ее протекает аналогично описанному,Сложность ячейки памяти предложенного регистра составляет 22 КМДП- транзистора, против 28 К 1"1 ДП-транзисторов в прототипе Для хранения одного разряда необходимы в среднем 1,5. ячейки (для чередующихся кодов 1, а для повторяющихся - 2). Периоды работы регистра в режимах записи исчитывания составляют соответственно 10 и 8 ., где- задержка переключения ЩП-транзистора, 9 ч 041 5 10 15 второго и четвертого т 1 дцзисторовр-тица, а его затвор - с затворомпервого трацзисторд и-типа данногологического элемента, сток второготранзистора р-типа которого соединен с истоком третьего транзисторар-типа, сток которого соединен с ис-.током первого транзистора и-типа данного логического элемента и с входом соответствующего инвертора даннойячейки памяти и во всех ячейках памяти, кроме первой, - с затвором четвертого, транзистора р-тцпа соответствующего логического элемента предыдущей ячейки памяти, затворы четвертых транзисторов р-типа первого и .второго логических элементов первойячейки памяти соедицсны с выходами20 25 30 35 ао 45 50 55 Формула изобретенияАсинхронный последовательный регистр цд 1 ЛДП-транзисторах, содержащий ячейки памяти, состоящие цз двух инверторов и двух логических элементов, причем в каждой ячейке памяти, кроме первой, логические элементы содержат четыре транзистора и-типа и четыре рднзцстора р-тцпд, д в первой ячейке памяти логические элементы содержат три транзистора п-типа цчетыре трдцзистора р-типа, прц этомисток, затвор и сток первого транзистора и-типа логического элемента соединены соответственно с затвором и истоком первого транзистора и-типадругого логического элемента и с истоком второго транзистора и-типа данного логического элемента, сток которсго во всех ячейках пдмяти, кромепервой, соединен с истоком четвертого транзистора п-тцпд данного логического элемента, а затвор - с затвором второго транзистора р-тцпд данного логического элемента ц во всехячейках памяти 1 кроме первой, - с выходом соответствующего инвертора предыдущей ячейки памяти, сток четвертого транзистора и-тица логическогоэлемента во всех ячейках памяти, кроме первой ц второй, соединен со стоком третьего транзистора п-типд, затвор которого соединен с затвором третьего транзистора р-типа данного логического элемента и выходом соответствующего инвертора данной ячейки памяти, исток первого транзистора р-типа логического элемента соединен сниной питания регистра и с истоками соответствующих ицверторов второй ячейки памяти, затворы второго и третьего трдцзцсторов и-типа и второгои третьего транзисторов р-типа логических элементов первой ячейки памяти и затворы третьих транзисторовп- и р-типов логических элементов,второй ячейки памяти соответственносоединены, о т л и ч а ю щ и й с ятем, что, с целью упрощения регистра, он содержит элемент ИЛИ-НЕ и группу инверторов, а каждый логический элемент каждой ячейки памяти, кроме первой - пятый транзистор ртипа, исток и сток которого соединены.l соответственно с истоком и стоком второго транзистора р-типа, а затвор в -й ячейке памяти ( ) 2) соединен с затвором четвертого транзистора п-типа данного логического элемента и с истоком первого транзистора и-типа соответствующего логического элемента (1.-2)-й ячейки памяти, истоктретьего транзистора и-. типа логических элементов каждой ячейки памяти,кроме первой, соединен со стоком первого транзистора и-типд данного логического элемента, стоки первого ичетвертого транзисторов р-типа логического элемента соединены с истокомпервого транзистора п-тцпд, а стокего четвертого транзистора и-типа вовсех ячейках, кроме первой и послед- .ней, и сток второго транзистора и-типа логических элементов первой ячейки памяти соединены с выходами соответствующих инверторов последующейячейки памяти, причем входы первогои второГо инверторов группы являются соответственно прямым и инверснымми четвертых транзисторов и-типа первого и второго логического элементоввторой ячейки памяти соответственно,вход третьего инвертора группы является управляющим входом считывашшрегистра, а его выход соединен состоками третьих транзисторов и-типапервого и второго логических элементов последней ячейки памяти, перрыйи второй входы элемента Ш 1 ИГ сое 10 15 информационными входами регистра, а их выходы соединены с затворами вторых транзисторов п-типа первоговторого логических элементов пе 1 гвой5 ячейки памяти соответственно и стокадиланы соответственно с выходамцинверторов первой ячейки памяти, аего выход является управляющим выходом записи регистра, вторые входыпятого и четвертого инверторов соединены с выходами второго и первогоинверторов последней ячейки памятисоответственно, а их выходы являютсяпрямым и инверсным информационнымивыходами регистра соответственно,входы первого и второго инверторовгруппы соединены с эатвораьи пятыхтранзисторов р-типа первого и второго логических элементов второй ячейки памяти регистра соответственно,1494041 10Фиг, ОСоставитель А.Дерюгин Редактор М.Келемеш Техред Л,Сердюкова Корректор И.Горная Заказ 45/47 Тираж 558 Псдписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР113035, Москва, Ж, Раушская наб., д. 4/5Производственно-издательский комбинат "Патент", г. Ужгород, ул, Гагарина, 101