Вычислительный узел цифровой сетки

(5 1.) ЗОБРЕТ ПИС 4-2 юл, 9 ий ин титут точнои СССР1978ССР197 вычислиено для ированической. Уф ЗффпВами ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯПРИ ГКНТ СССР ВТОРСНОМУ СВИДЕТЕЛЬСТ(54) ВЬИИСЛИТЕЛЬНЬЯ УЗЕЛ ЦИФРОВОСЕТКИ(57) Изобретение относится ктельной технике и предназначпостроения устройств, ориентньпс на решение задач математ физики, описываемых дифференциальными уравнениями в частных производных, Цель изобретения - повьппение быстродействия. Вычислительный узел содержит регистры коэффициентов 1, преобразователя 2 прямого кода в обратный, регистр 3 правой части, первую группу управляющих входов 4, регистр 5 промежуточного результата, вторую группу управляющих входов 6, элементы . И 7, первый коммутатор 8, первый сумматор 9,:регистр 1 О частичных сумм, второй. сумматор 11, регистр 12 начальных условий, блок 13 анализа разрядов, второй коммутатор 14. Цель достигнута за счет применения итера- йф ционного метода решения с чебьппевским наборе параметров. 2 ил.а,(д)а(д+13)ад(д,3-1), а(1.,3 +1) - коэффициенты;Ус(д 13)уй(д+13)ук(д 3 1) У 1, (д 3+1)у(д 3) - значения очередного приближения функции в данном исоседних узлах (на Е-ойинерции); 45 50 итерационные параметры(чебьппевский набор параметров);коэффициент узла (зависятот вида уравнения, способарешения уравнения);аппроксимированная праваячасть; с 1,(ф 3) ч(д З)Изобретение относится к вычислительной технике и предназначено дляпостроения устройств, ориентированных на решение задач математической5физики, описываемых дифференциальнымиуравнениями в частных производных,Цель изобретения - повьппение быстродействия.На фиг. 1 представлена структурная схема устройства; на фиг. 2 - алгоритм формирования управляющих сигналов,Вычислительный узел содержит с перпервого по пятый регистры 1,-1 15коэффициентов, с первого пб седьмойпреобразователи 2,-2прямого кодав обратный, регистр 3 правой части,первую группу управляющих входов 4;регистр 5 промежуточного результата, 20вторую группу управляющих входов 6;первый - третий элементы И 7,-7первыйкоммутатор 8, первый сумматор 9, регистр 10 частичных сумм,второй сумматор 11, регистр 12 начальных условий, блок 13 анализа разрядов и второй коммутатор 14.Узел предназначен для решения дифференциальных уравнений .в частныхпроизводных итерационным методом с 30чебышевским набором параметров (какявным, так и неявным).Вычисления производятся по формуле:УМ 1 (д 3)=У 1 с(д 3)+ ь 1 "ч(д 3)+ 35(3)Из этого следует, что работу устройства можно разделить на два этапа: на первом этапе производится вычисление .(2), а на втором - значение функции в (д 3)-м узле (3) на (1 с+1)-й итерации.На первом этапе по инициативе сигналов из управляющего автомата коэффициенты хранящиеся в регистрах коэффициентов, умножаются на значения функций в соответствующих узлах решетки в соответствии с алгоритмом сокращенного умножения путем поразрядного сложения содержимого регистров коэффициентов, преобразованного преобразователями кодов в соответствии с управляющими сигналами от блоков анализа разрядов данного и соседних узлов, с содержимым регистра частичных произведений, За и тактов (и-разрядность регистров) получается очередная сумма частичных произведений, После этого содержимое сдвигового регистра, в котором хранится у,(д,З), уменьшается в два раза, и определяется значение очередной суммы частичных произведений. За и циклов умножения в регистре частичных сумм формируется значение (д 3) которое переносится в ре:- гистр 5,На втором, этапе производится умножение (2) и ц(д 3) на который является общим для всех узлов цифровой сетки и хранится в регистре итерационных параметров, вынесенном в управляющий автомат, Умножение производится аналогично, элементы И не пропускают информацию на многовходовый сумматор, а коммутаторы пропускают соответствующие коды содержи мого регистров 3 и 5, При умножении на старший разрядполученное произведение на сумматоре 11 суммируется со значением у(д 3) в регистре 12 получается значение очередного приближения (3), которое через1476487 для чего по сигналу У обнуляетсярегистр 10 частичных сумм, Блок 13анализирует два младших разряда регистра 12 и вырабатывает управляющиесигналы, значения которых зависят отзначений этих разрядов в соответствиис алгоритмом сокращенного умножения.Эти управляющие сигналы поступают напоследовательный выход узла, которыйсоединен с соответствующими управляющими входами соседних узлов, на управляющие входы преобразователя кодови на управляющий вход многовходовогосумматора 9. Преобразователи 2,-2кодов настраиваются на пропуск соответствующего кода содержимого регистров 1 коэффициентов, По сигналу У,значения переноса всех разрядов многовходового сумматора 9 устанавливаются в "0" или "1", при этом при про.пуске соответствующим преобразователем 2 кода прямого кода признакпереноса устанавливается в "0", припропуске обратного кода - в "1".Сигнал У настраивает элементы,И 7 и коммутатор 8 на пропуск содержимого регистровкоэффициентов всоответствии со значениями управляющих сигналов из блока 13 и управляющих входов узла, Полученная суммамладших разрядов регистра 10 частич"ных сумм и регистров 1 коэффициентовпоступает на вход старшего разрядарегистра 10 частичных сумм,По сигналу У происходит сдвигрегистра 10 частичных сумм на 1 разряд вправо и запись полученной суммы в его старший разряд. По сигналу У происходит циклический сдвигрегистров 1 коэффициентов, На выходесумматора 9 получается сумма следую"щих разрядов. Таким образом, через исдвигов (тактов) в регистре,10 частичных сумм 1 О получается сумма частичных произведений умножения коэффициентов на младший разряд регистра 12 и,аналогичных регистров соседних узлов,По сигналу У в регистре 10 частичных сумм происходит алгебраический сдвиг вправо на один разряд дляуменьшения частичного произведенияв 2 раза. По сигналу У, регистр 12циклически сдвигается на 1 разрядвправо для умножения на следующийразряд,После умножения на последний( старший ) разряд регистра 12 в регикоммутатор 14 может передаваться в ЭВМ;Управляющие и осведомительные сигналы вычислительного узла:Т, - обнуление регистра частичных5сумм 10;У, - установка признаков перекосав сумматоре 9 в соответствиис сигналами второй группы уп равляющих сигналов;У - циклический сдвиг вправо на1 разряд регистров 1 коэффициентов;У - сдвиг регистра частичных 5сумм 10 вправо на 1 разрядс записью в первый разрядзначения выхода сумматора 9;У - сдвиг регистра частичных сумм1 О на 1 разряд вправо; 20У - пропуск через элементы И 7и коммутатор 8 содержимогорегистров 1 коэффициентов;У - пропуск через коммутатор 8на сумматор 9 содержимого 25регистров 3 и 5;У - циклический сдвиг содержимогорегистра 12 на 1 разряд впра-.У - сдвиг содержимого регистра12 вправо на 1 разряд с записью в старший разряд значения выхода сумматора 11;Уз - запись в регистр 5 содержимо 35го регистра частичных сумм 10;7 " циклический сдвиг вправо на1 разряд содержимого регистров 3 и 5;У - сдвиг на 1 разряд вправосодержимого регистра 15; 40У, - сигнал в. ЗВМ об окончанииитерационного процесса;Х, - сигнал "Пуск" от ЭВМ (началоитерационного процесса);Х, " произведено и сдвигов регист ров 1, О 3 и 5;Х- произведено исдвигов регистра 2,Вычислительный узел цифровой сетки работает следующим образом.Все числа представлены в виде50 дробных в дополнительном коде, По информационной шине по управляющим сигналам, передаваемым по шине управления от ЗВМ, в регистры 1 коэффициентов, и регистр 3 правой части посту 55 лают значения коэффициентов, в регистр 12 начальные условия. На первом этапе происходит вычисление (2);64876выходе узла и использоваться в ЭВМдля анализа условия окончания итерационного процесса,Формул,а 5 147стре 10 частичных сумм получаетсязначение (2). В дальнейшем, по,сигналу У содержимое регистра 10 частичных сумм, т.е, полученное значениею(,) переписывается в регистр 5,По сигналу У происходит циклическийсдвиг регистра 12 для восстановлениязначения функции(х,1). По сигна-.лу У, происходит обнуление регистра10 частичных сумм,Сигнал Унастраивает коммутатор8 на пропуск содержимого регистра 5и регистра 3, переносов в соответствующие разряды сумматора 9,На выходе многовходового сумматора 9 формируется сумма младшихразрядов регистров 3, 5 и 1 О. По сигналу 7 з происходит сдвиг регистра 10частичных сумм вправо на 1 разрядс записью в старший разряд полученной суммы, по сигналу У- сдвиг регистра 3 правой части и регистра 5,Таким образом, на выходе многовходового сумматора 9 получается суммаследующих разрядов, а через и тактовв регистре 10 частичных сумм находится сумма произведений содержимогорегистра 3 правой части: и регистра 5 на младший разряд 3 , (подаваемый по двенадцатому входу первой, группы управляющих входов),По сигналу 7 1 сдвигаетсявправо на 1 разряд,.по сигналу Упроисходит алгебраический сдвиг наодин разряд вправо регистра 10 частичных сумм. Процесс умножения повторяется,При умножении на старший разряд2 . по управляющему сигналу Упроисходит сдвиг. регистра 12 с записью в старший разряд регистра результата, полученного на выходе сумматора 11, При этом на выходе сумматора 11 формируется сумма содержимогорегистра 12,с получаемым результатом на выходе многовходового сумматора 9, который записывается в .регистрчастичных сумм, Так как на выходемноговходового сумматора 9 получаетсясумма произведений , М(3.3) + 4 н "М(1,1), то в регистр 12 заноситсясумма у 1,(з.,1)+ 7+, ГМ,1,1)+м(1,3)3т,е, знвчение у ., (1,1), которое через коммутатор 14 поступает в ЭВМ,Значение приращения функции1,9(1,3)фМ(11) из регистра 10частичных сумм через коммутатор 14может быть получено на параллельном и зобр етения Вычислительный узел цифровой сетки, содержащий четыре регистра коэффициентов, четыре преобразователяпрямого кода в обратный, два элемен"та И, первый сумматор, регистр частичных сумм, блок анализа разрядов .и регистр начальных условий, причеминформационные входы регистров с первого по четвертый коэффициентов иустановочные входы регистра начальныхусловий соединены с установочнымивходами узла, выходы младших разрядовс первого по четвертый регистровкоэффициентов соединены с информационными входами,с первого по четвертый преобразователей прямого кодав обратный соответственно, выходы 25 первого и второго преобразователейпрямого кода в обратный соединеныс первыми входами первого и второгоэлементов И соответственно, выходыкоторых подключены к входам соответственно первого и второго слагаемых первого сумматора, выход которо"го соединен с входом старшего разряда регистра частичных сумм, выходмладшего разряда которого подключенк входу третьего слагаемого первого 35сумматора, выходы двух младших разрядов регистра начальных условийсоединены с информационными входамиблока анализа разрядов, выход кото рого соединен с управляющим выходомузла и входом установки переносапервого разряда первого сумматора,вход сброса узла соединен с входомсброса регистра частичных сумм, с 45первого по восьмой управляющие входы первой группы узла соединены соответственно с управляющим входомпервого сумматора, объединеннымивходами синхронизации регистров спервого по четвертый коэффициентов, 50первым управляющим входом регистрачастичных сумм, вторым управляющимвходом регистра частичных сумм,вторыми входами первого и второгоэлементов И, первым управляющимвходом регистра начальных условий,управляющим входом блока анализа разрядов и вторым управляющим входомрегистра .начальных условий, о т л и 1476487ч а ю щ и й с я тем, что, с цельюповьппения быстродействия, в неговведены регистр пятого коэффициента,регистр правой части, регистр промежуточного результата, с пятого повосьмой преобразователи прямого кодав обратный, третий элемент И, двакоммутатора и второй сумматор, причемустановленные входы узла подключенык информационным входам регистраправой части и регистра пятого коэффициента, выход младшего разряда которого соединен с информационным вхолдом пятого преобразователя прямогокода в обратный, выход которого соединен с первым входом третьегоэлемента И, выход которого соединен.с,входом четвертого слагаемого первого сумматора, выход которого соединен ос входом первого слагаемого второгосумматора, выход которого соединен с,входом старшего разряда регистра начальных условий, выход младшего разряда которого соединен с входом второго слагаемого второго сумматора,выходы третьего и четвертого преобразователей прямого кода в обратныйсоединены с информационными входамипервой группы первого коммутатора,первый и второй выходы которого соединены соответственно с входами пятого и шестого слагаемых первого сумматора, выход младшего разряда регистра правой: части соединен с информационным входом шестого преобразователя прямого кода в обратный, вы"ход. которого соединен с соответствукщим информационным входом второйгруппы первого коммутатора, выходырегистра частичных сумм соединенс информационными входами первойгруппы второго коммутатора и информационными входами регистра промежуточного результата, выход младшегоразряда которого соединен с информационным входом седьмого преобразова"теля прямого кода в обратный, выходкоторого подключен к соответствующему информационному входу втоРойгруппы первого коммутатора, выходырегистра начальных условий соединеныс информационными входами второйгруппы второго коммутатора, выходыкоторого соединены с информационнымивыходами узла, выход блока анализаразрядов соединен с управляющим входом пятого преобразователя прямогокода в обратный, пятый управляющийвход первой группы узла соединенс вторым входом третьего элемента Ии первым управляющим входом первогокоммутатора, второй управляющий входкоторого соединен с девятым управ"ляющим входом первой группы узла,десятый, одиннадцатый и двенадцатыйуправляющие входы первой группы узласоединены соответственно с входомсинхронизации записи регистра промежуточного результата, входами синхроимпульса сдвига регистра промежуточного результата и регистра правойчасти, управляющими входами шестогои седьмого преобразователей прямогокода в обратный и входом установкипереноса второго разряда первогосумматора, уравляющие входы второйгруппы узла соединены с управляющимивходами с первого по четвертый преобразователей прямого кода в обратныйи входами установки переноса соответственно с третьего по шестой разрядов первого сумматора, третий и:тринадцатый управляющие входы первойгруппы соединены с управляющими входами соответственно регистра пятогокоэффициента и второго коммутатора.1476487 Составитель А. Чеканоя Техред И.Ходанич КоРРектоР И. Муска ктор Л, Пчоли оиэводственно-издательский комбинат "Патент", г. Ужгород, ул, Гагарина,1 акаэ 2158/50 Тираж 669 ПодписноеНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ ССС 113035, Москва, Ж, Раушская наб., д. 4/5