Конвейерное устройство для выполне-ния арифметических операций надмножеством чисел

ОПИСАНИЕИЗОБРЕТЕНИЯК АВТРРСКРМУ СВИДЕТЕЛЬСТВУ Своз Советских Социалистических Республик(51)М, Кл,з с присоединением заявки Йо 6 06 Г 7/38 1 Государственный комитет СССР яо делан изобретений и открытий(23) Приоритет Опубликовано 230781. Бюллетень Мо 27 Дата опубликования описания 23. 07. 81.М. Луцкий, М,А. Ви евский ордена Ленина политехнический 50-летия Великой Октябрьской социа еволю ии) КОНВЕЙЕРНОЕ УСТРОЙСТВО ДЛЯ ВЫПОЛНЕНИЯ АРИФМЕТИЧЕСКИХ ОПЕРАЦИЙ НАД МНОЖЕСТВО ЧИСЕЛблиз НЬибол является одновреме ческих оп содержаще гистр час тор, элем С помо можно вычени м к изобрет ю ое устройство для олнения арифметимножеством чисел,сомножителя, реезультата, суммариггеры.устройства возолинома ах + Ьх +п.1 + 8, представленислиисонвейерн ного вып раций над регистр ичного р нт И и т щью этого исление .иаХ+Ы Х+)Х+К)Хф 6,т.е. возможно вычисление арикого выражения, содержащегопоследовательность операцийния и умножения. При этом Кирядное произведение т,и - разсел может быть получено за 6тактов, где 1 с = 1,2,3,;В .Количество тактов, необходимое для вычисления арифметического выражения зависит в основном от количест ва операндов, так как независимо от того, сколько разрядов необходимо получить на выходе арифметического устройства, арифметическое выражение в нем вычисляется всегда с с п фметичеслюбуюсложе - разрядных чии+1)+К Изобретение относится к выч тельной технике и может быть польэовано для выполнения арифметических операций в многорегистровых арифметических устройствах, выполненных на узлах с большой степенью интеграции.Известно двоичное суммирующее устройство, которое содержит ряд много- входных двоичных суммирующих секций, каждая из которых .охватывает, ряд суперсумматоров. Секция такого двоичного сумматора может содержать контур для опережающего переноса, который также построен на схемах сумматоров 1 .Известны также многорегистровые устройства, основанные на так называемом конвейерном методе обработки информации. Эти устройства допускают одновременное выполнение арифметических операций над множеством пар операндов и обладают гораздо большей производителькостью по сравнению спредыдущими Г 2Однако при вычислении арифметических выражений, содержащих более двух операндов, производительность устройств снижается. 30разрядной точностью, так как арифметические операции над множеством чисел выполняются с младших разрядов. Получение 8 и - разрядного произведения В и - разрядных чисел требуется лишь в некоторых специализированных вычислителях, в основном же требуется получение лишь и, или 2 п-старших разряда произведения (,3(.Недостатком известного устройства является то, что арифметическое выажение вычисляется с точностью до младшего разряда результата, хотя нам практически почти всегда необходимы только старшие разряды результата. Это приводит к существенному увеличению времени вычисления одного арифметического выражения и значительному уменьшению производительности устройства,Цель изобретения - увеличение скорости вычисления арифметических выражений путем выполнения арифметических операций над множеством чисел, начиная со старших разрядов.Поставленная цель достигается тем, что в устройстве, содержащем и каскадов (и-разрядность чисел), причем каждый каскад содержит первый регистр частичного результата, первый регистр сомножителя, первый сумматор,первый управляющий триггер первыйтриггер, причем выходы первого регистра частичного результата соединены с входами первого сумматора, перваяшина тактовых импульсов устройствасоединена с тактовыми входами этихтриггеров и регистров, каждый каскад устройства содержит второй регистрчастичного результата, первый и второй регистры переносов, второй ре. -гистр сомножителя, первый и второйрегистры делителя, второй сумматор,первый и второй блоки постоянной памяти, первый и второй преобразователи прямого кода в дополнительный,элемент ИЛИ, одиннадцать триггеров, второй управляющий триггер, причем выхоцы первого, второго, третьего и четвертого триггеров соединены соответственно с входами седьмого, восьмого,девятого и десятого триггеров, выходы пятого и шестого триггеров подключены к управляющим входам первого преобразователя прямого кода в дополнительный, входы старших разрядов которого соединены с выходами первого регистра сомножителя, а вход младшего разряда - с выходом элемента ИЛИ,входы которого соединены с выходоммладшего разряда первого регистрасомножителя и выходом первого управляющего триггера, который подключентакже к управляющему входу первого блока постоянной памяти, входы которого соединены с выходами четырех старших разрядов первого сумматора, авыходы - с входами одиннадцатогои двенадцатого триггеров, входы пер 5 О 15 20 25 ЗО 35 40 45 56 55 60 65 вого сумматора соединены с выходамипервого регистра переносов и выходами первого преобразователя прямогокода в дополнительный, выходы первогосумматора соединены с входами второго регистра частичного результата ивторого регистра переносов, выходыпервого регистра делителя соединеныс входами второго регистраделителя,выходы которого соединены с входамипервого регистра делителя следующегоаскада устройства и входами старшихазрядов второго преобразователя прямого кода в дополнительный, входмладшего разряда которого соединен свыходом второго управляющего триггера, а управляющие входы - с выходами одиннадцатого и двенадцатоготриггеров, выходы второго преобразователя прямого кода в дополнительный соединены с входами второго сумматора, другие входы которого соединены с выходами второго регистра переносов и второго регистра частичного результата, выходы переносов(и+2) младших разрядов второго сумматора соединены с входами (и+2)старших разрядов первого регистра переносов следующего каскада, выходысуммы (и+2) младших разрядов второгосумматора соединены с входами (и+2)старших разрядов первого регистрачастичного результата следующегокаскада, выходы седьмого, восьмого,девятого, десятого, одиннадцатогои двенадцатого триггеров подключенык входам второго .блока постояннойпамяти, выходы которого соединенысоответственно с входами пятого ишестого триггеров каскада,предшествующего предыдущему и первого, второго, третьего и четвертого триггеровследующего каскада, выход .,первогоуправляющего триггера соединен с входом второго управляющего триггера,выход которого подключен к входупервого управляющего триггера следующего каскада, выходы первого регистра сомножителя подключены к входам второго регистра сомножителя,выходы которого подключены к входампервого регистра сомножителя следующего каскада, тактовые входы второго,третьего, четвертого, пятого и шестого триггеров, первого регистрапереносов и первого регистра делителя соединены с первой шиной тактовых импульсов устройства, тактовыевходы седьмого, восьмого, девятого,десятого, одиннадцатого и двенадцатого триггеров, второго регистрасомножителя, второго регистра частичного результата, второго регистраделимого и второго управляющего триг-гера соединены с второй шиной тактовых импульсов устройства.На чертеже изображена функциональная схема первых двух каскадов уст- ройства.разр вход Первый каскад устройства состоитиз первого 1, второго 2, третьего3, четвертого 4 , пятого 5 и шестого б, триггеров первого регистра7 переносов, первого регистра 8частичного результата, первого регистра 9 сомножителя, первого регистра 10 делителя, первого управляющего триггера 11, первого преобразователя 12 прямого кода в дополнительный, элемента 131 ИЛИ, первого блока14 1 постоянной памяти, первого сумматора 15, седьмого триггера 16восьмого триггера 17, девятого триг 18 ф цесятого триодиннадцатого триггера 20 двенадца 1 фтого триггера 21, второго регистра22переносов, второго регистра 23частичного результата второго регистра 24 сомножителя, второго регистра25. делителя, второго управляющеготриггера 26, второго преобразователя 27 прямогокода в дополнительныйвторого блока 28 постоянной памятии второго сумматора 291,Выходы триггеров 11, 2 1, 3и 4связаны соответственно с входами25триггеров 16 17, 18и 191, выходы триггеров 5 и 6 - с управляющими входами преобразователя 12, выходы регистра 7 - с первыми входами сумматора 15, выходы регистра8- с вторыми входами сумматора 15выходы регистра 9, - с (и+3) старшими разрядами (и+4) разрядногопреобразователя 12., а также с входами регистра 24, выходы регистра10 - с входами регистра 25., выходтриггера 11 - с вторым входом элемента 13 ИЛИ, а также с входом триггера 26и управляющим входом блока14 памяти, выход элемента 13., ИЛИ -с входом младшего разряда преобразователя 12, (и+3) старших выхода.преобразователя 12 с третьими входами сумматора 15 выход младшегоразряда преобразователя 12. - с четвертым входом младшего разряда сумматора 151, выходы четырех старшихразрядов сумматора 15 - с входамиблока 14, первые выходы (переноса)сумматора 15 - с входами регистра22, вторые выходы (суммы) сумматора 15 - с входами регистра 23,первый выход блока 14, - с входомтриггера 20, второй выход блока 14с входом триггера 21, выходы триггеров 16 -19 - с первыми четырьмявходами блока 28, выходы триггероВ201 и 21 - с управляющими входамипреобразователя 27, а также, соответственно, с пятым и шестым входомблока 28, выходы регистра 321 - свходами сумматора 29., выходы регист- Щра 241 - с входами регистра 92 следующего каскада, выходы регистра25 - с входами (и+3) разрядов (и+4)ядного преобразователя 27, пами регистра 10, выход тригге-65ра 26 - с входом младшего разряда преобразователя 27 и входом триггера 11 , (и+3) старших выхода преобразователя 27 - с входами сумма- тора 29 выход младшего разряда преобразователя 27 - с входами сумматора 29, выход младшего разряда преобразователя 27- с входом младшего разряда сумматора 29, первые выходы (и+2) младших разряда сумма.ора 29 - с входами (и+2) старших разрядов регистра 7, вторые выходы (и+2) младших разрядов сум:матора 29 - с входами (и+2) старших разрядов регистра 8, первый выход блока 28 в .с входами триггера б второй выход блока 28, - с входами триггера 5третий, четвертый, пятый, шестой выходы блока 28 - соответственно с входами триггеров 2 , 3, б и 4. Тактовые входы триггеров 1-6 и 11 и регистров 7-10 каждого каскада соединены с первой шиной тактовых импульсов устройства, тактовые входы триггеров 16-21 и 26 и регистров 22-25 каждого каскада соединены с второй шиной тактовых импульсов устройства.Разрядность всех регистров и сумматоров равна (и+3), где и - разрядность операндов.При помощи устройства возможно вычислениеполинома при условии, что операнды у - нормализованные положительные коды.На первом полутакте первого такта числа а, Ь, х и у, представленные дополнительным модифицированным двоичным кодом, имеющим три знаковых разряда, принимаются соответственно на регистры 7, 8, 9 и 101 В триггеры 5, б н 11 заносится код "1". Триггеры 5 и б служат для хранения очередной цифры частичного результата, представленного избыточным квазиканоническим кодом с цифрами 0,1,11, поэтому занесению кода ф 1" на трйггеры 5., и б соответствует установление их в состояния, находящиеся в соответствии с табл.1, Таблица 10849205 0001 0010 0011 0100 0101 1111 1101 1011 1101 101 Я 1113 1 1 1 4 амятитрехэульи приастич-и с абл. 2 тарших кончае каждое комбина носов. П аниеВт ия четырех с ора в виде о на самом дел дставляется суммы и пере имеч ны значен ов суммат й суммы, чений пре астичной показразрядтельниэ энцией Т а б Ци 20. и т 21 Г 28. и 7 9 Т 116 . 17,А 0 На втором полутакте первого такта содержимое триггера 11., передается на триггер 26, содержимое регистров 10 и 9 . - соответственно на регистры 25 и 24, а содержимое регистров 8и 7 через сумматор 15, на регист ры 22 и 23., причем в зависимости от содержимого триггеров 5и 6 к содержимому регистров 7 и 8 может быть прибавлено или вычтено из него содержимое регистра 9 . Прибавление содержимого регистра 9, к содержимому регистров 7 и 8 происходит в том лучае, если в триггерах 5., и б записан код "1", вычитание - если в триггерах 5и б записан код "1", Требуемая операция обеспечивается преобразователем 12, который осуществляет в зависимости от управляющих входов передачу на сумматор 15 содержимого регистра 9 или же дополнительного кода содержимого регистра 9, Одновременно блоком 14, в зависимости от выходов четырех старших разрядов сумматора 15, и при условии, что в триггере 11, записан код "1", выделяется старшая цифра частичного результата в соответствии с табл.2, код которой на втором полутакте первого такта записывается в триггерах 20 и 21.Таблица 2 стичного результата до прео разования 0 15 20 25 30 35 Функции блока постоянной заключается в преобразовании полученных цифр частичного р тата с целью уменьшения сшиб определении очередной: цифры ного результата в соответств табл.З. Фры частичного результата пос; ле преобразования 2 иТ 6. Т 1 иг 2 ЯАЗ и т 4;849205 ИТ 6, Т 1 1 1 О,А и В - числа0 - числа изчисла из множ м е зможно следоваожно выкого выями умн и.делещи устроиства в выражения (2) п ри помощи его воз любого арифметиче связанного операц ожения, вычитания помоение Пр вычис тельн числ.е ражен жения ния. Наи Я осле подачи ьтата мож- довательнос едующем такте рмирования реэ мать новую пос такта0 но пр "чисел йство, вычисляя еское выражение личество тактов, т значительно ностью.и при з гораздо меньипных блоков. необходимость анды выражения, ю, были обязадробями. 4 в и т мула изобретения над Старшие ( л+ тического выраж 1 жащего 4 чисе ны при помощи (За+и+2) такта также можно пр вательность чи 60 м 6 Цифры частичного результата до преоразования Т 6. ю Т./7 Т 6 и Т 19; Т 220 иТ 1Описанная последовательность из трех тактов повторяется для каждого иэ и каскадов.для четверок операндовДля формирования результата необходимо в регистры 7 8, и 10 а также в триггер 11, с помощью устройства управления записать код "0", а в регистр 9, подать код 000,0001 На каждом следующем такте содержимое регистра 9; подается в регистр 9", и, в зависймости от содержимОго триг. геров 5 и 6 складываясь или вычитаясь с содержимым регистров 7; и 8;, через (о+2) такта достигает выходов регистра сомножителя из конвейерного устройства, при этом на выходах устройства, связанных с сум- . матором 29, окажутся одинаковыми (и+2) старших разряда кода результата, переведенного в результате опе рации иэ квазиканонического избыточного кода в дополнительный двоичный код. При этом результат получается в виде двух чисел: суммы и переноса. Если же результат необходим в виде одного числа, он может быть полу-,. чен путем дополнительного прохода через устройство. 2) разрядов арифмеения вида (2),содер л, могут быть получе устройства черезпри этом на (ЗС+2) инимать новую последсел. Продолжение табл. 3 Цифры частичного результата после преобразованияз множества 1,0,Т ножества 1,0, Е и тва О, 1) Предлагаемое устр одно и тоже арифмети за. гораздо меньшее к чем известное,облада большей проиэводител этом может состоять шего количества одно Кроме того, отпадает том, чтобы все опе одлежащего вычислен ельно положительнымКонвейерное устройство для выполнения арифметических операциИ множеством чисел, содержащее и каскадов (л-разрядность чисел), причем каждый каскад содержит первый регистр частичного результата, первый регистр сомножителя, первый сумматор, первый управляющий триггер, первый риггер, причем выходы первого регистра частичного результата соединены с входами первого сумматора, первая шина тактовых импульсов устройства соединена с тактовыми входаъми триггеров и регистров, о т л ич а ю щ е ъ с я тем, что, с целью увеличения скорости вычисления арифметических выражений, каждый каскад устройства содержит второй регистр частичного результата, первый и вто-. рой регистры переносов, второй ре,гистр сомножителя, первый и второй регистры делителя, второй сумматор, первый и второй блоки постоянной памяти, первый и второй преобразователи прямого кода в дополнительный, элемент ИЛИ, одиннадцать триггеров, 15 второй управляющий триггер, причем выходы первого, второго, третьего и .четвертого триггеров соединены соответственно с входами седьмого, восьмого, девятого и десятого 20 триггеров, .выходы пятого и шестого триггеров подключены к управляющим входам первого преобразователя прямого кода в дополнительный, входы старших разрядов которого сое.динены с выходами первого регистра сомножителя, а вход младшего разряда - с выходом элемента ИЛИ, входы которого соединены с выходом младшего разряда первого регистра сомножителя и выходом первого управляющего триггера, который подключен также к управляющему входу первого блока постоянной памяти, входы котооого соединены с выходами четырех старших разрядов первого сумматора, а выходы - с входами одиннадцатого и двенадцатого триггеров, входы первого сумматора соединены с выходами первого регистра переносов и выходами первого преобразователя прямого ко да в дополнительный, выходы первого сумматора соединены с входами второго регистра частичного результата и второго регистра переносов, выходы пр регистра делителя соед"иены 45 с входамц второго регистра делителя, выходы которого соединены с входами первого регистра делителя, следующего каскада устройства и входами старших разрядов второго преобразователя прямого кода в дополнительный, вход младшего разряда которого соединен с выходом второго управляющего триггера, а управляющие входы . - с выходами одиннадцатого и двенадцатого триггеров, выходывторого преобразователя прямого кодГ в дополнительный соединены с входами"второго сумматора, другие входы которого соединены с выходами второго регистра переносов и второго регистра частичного результата, выходы переносов (о+2). младших разрядов второго сумматора соединены с входами (и+2) старших разрядов первого регистра переносов следующего каскада, выходы суммы (и+2) младших разрядов второго сумматора соединены с входами (и+2) старших разрядов первого регистра частичного результата следующего каскада, выходы седьмого, восьмого, девятого, десятого, одиннадцатого и двенадцатого триггеров подключены к входам второго блока постоянной памяти, выходы которого соединены соответственно с входами пятого и шестого триггеРов каскада, предшествующего предыдущему и первого, второго, третьего и четвертого триггеров следующего каскада, выход первого управляющего триггера соединен с входом второго управляющего триггера, выход которого подключен к входу. первого управляющего триггера следующего каскада, выходы первого регистра сомножителя подключены к входам второго регистра сомножителя, выходы которого подключены к входам первого регистра сомножителя следующего каскада, тактовые входы второго, третьего, четвертого, пятого и шестого триггеров, первого регистра переносов и первого регистра делителя соединены с первой шиной тактовых импульсов устройства, тактовые входы седьмого, восьмого, девятого, десятого, одиннадцатого и двенадцатого триггеров, торого регистра сомножителя, второго регистра частичного результата, второго регистра делимого и второго,уп- равляющего триггера соединены с второй шиной тактовых импульсов устройства. Источники информации,принятые во внимание при экспертизе1, Патент США Р 3535502,кл, 6 06 Г 7/385, 1970.2. Самофалов К.Г. и др. Структуры ЭЦВМ четвертого поколения. Киев,фТехникап, 1974, с. 89-243.3. Авторское свидетельство СССР9 479111, кл. 6 06 Р 7/52, 1973849205 Составитель Г. СлюсаревТехред т,Маточка Корректо ая едактор Г ТиражИ Госуда елам иэо осква, Ж ак филиал ППП "Патентф, г.Ужгород, ул. Проектна 6094/63 ВНИ по 113035, 45твеете Подписное .ного комитета ССбРий и открытийаушская наб., д. 4/5