Вычислительный узел цифровой сетки

СОЮЗ СОВЕТСКИХОВЮ ЛютаеСнииРЕСПУБЛИК 09) (И) за 1 С 06 Р 15/31 ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙОПИСАНИЕ ИЗОБРЕТЕНИЯН АЯТОРСНОМУ СВИДЕТЕЛЬСТВУ(71) Донецкий ордена ТрудовогоКрасного Знамени политехническийинститут и Ордена Ленина институткибернетики АН УССР(56) 1. Авторское свидетельство СССРВ 800997, кл. С 06 Р 15/31, 1979(54)(57) ВЬИИСЛИТЕЛЬНЫЙ УЗЕЛ ЦИФ-.РОВОЙ СЕТКИ по авт. св. Р 800997,о т л и ч а ю щ и й с я тем, что, сцелью повышения точности решениядифференциальных уравнений, в узелдополнительно введены первый и второй триггеры, первый и второй коммутаторы и регистр правой части, аблок управления выполнен в виде первого и второго триггеров, первого,второго, третьего, четвертого, пятого, шестого, седьмого, восьмого,,девятого, десятого, одиннадцатого,двенадцатого,тринадцатого,четырнадцато,го и пятнадцатого элементов И,первого,второго, третьего и четвертогосчетчиков, первого, второго, третьегои четвертого элементов НЕ, элемента. И-НЕ, первого, второго и третьего элементов ИЛИ, дешифратора игенератора тактовых импульсов, выход которого соединен с первым входом первого элемента И, второйвход которого соединен с выходомпервого триггера, первый вход которогосоединен с первым установочным входом первого счетчика, счетный вход которого подключен к выходу первого элемента И, выходы разрядов первого счетчика подключены к входам дешифратора, первый выход которого подключен к второму установочному входу первого счетчика, второй выход дешифратора подключен к первому входу второго триггера, выход которого соединен с первыми входами второго, третьего и четвертого элементов И и через первый элемент НЕ - с первыми входами пятого, шестого и седьмого элементов И, выход последнего соединен Ф е с вторым входом второго триггера, выходы четвертого и седьмого элементов И подключены к третьему и четвертому установочным входам первого счетчика, выход четвертого я элемента И соединен со счетным входом второго счетчика, выходы разрядов которого через элемент И-НЕ соединены с вторым входом второго элемента .И и входом второго элемента НЕ, выход которого подключен к второму входу четвертого элемента И, третий вход которого соединен свторыми входами шестого и седьмого элементов И, первыми входами восьмого и девятого элементов И и входом третьего элемента НЕ и подключен к выходу десятого элемента ф И, входы которого соединены с выходами третьего счетчика, счетный вход которого соединен с третьим выходом дешифратора, четвертый выход которого соединен со счетным входом четвертого счетчика, выходы которого через одиннадцатый элемент И сое15 1132 нулевом состоянии), то с выхода элемента И выдается управляющий сигнал 38, по которому первый триггер 11 устанавливается в "1" и первый коммутатор 8 подает на вход первого преоб . разователя кода два управляющих сигнала с выходов 18 и 19 соседнего узла сетки, а второй триггер 11 устанавливается в "0" и второй коммутатор 8 подает на входы второго преобразова- О теля 2 кодов сигналы с блока 7 анализа. Если выполняется нечетная итерация, то по сигналу 37 с выхода элемента И 91 первый триггер 11 устанавливается в "0" и первый коммутатор 8 к первому преобразователю 2 кодов подает сигналы с выхода блока 7 анализа, а второй триггер 11 устанавливается в "1" и второй коммутатор 8 передает на входы соответствующего 20 преобразователя 2 кодов сигналы с входов 24 и 25 соседнего узла. Пре образователи 2 кодов настраиваются на пропуск прямого или дополнительного кода регистров 1 коэффициен тов. Происходит суммирование младших разрядов регистра 4 частичных сумм с регистром 1 коэффициентов на многовходовом сумматоре З.В этом так те управляющий автомат переключает- ЗО ся в состояние аб и выдает управляющие сигналы 32 и 30 с выхода элемента ИЛИ 103. По этим сигналам регистр 4 частичных сумм сдвигается на один разряд в сторону младших разрядов и в старший разряд с выхода многовходового сумматора заносится результат суммирования младших разрядов регистров 4 и 1 частичных сумм и коэффициентов. Управляющийавтомат переходит в состояние а 7 . В этом такте осуществляется подготовка для сложения следующих разрядов. Для этого с выхода элемента И 93 выдается управляющий сигнал 27, по которому осуществляется циклический сдвиг в регистре 61 старших разрядов регистра 1 коэффициентов. Таким образом, восстановление коэффициентов в каждом цикле, кроме последнего, осуществляет 0 ся нащтактов. В последнем Р 1 -м цикле (значение счетчика циклов равно т, т.е. на выходе многовходового элемента И 83 присутствует "1") значения коэффициентов и правой части для уравнения (1 по управляющему сигналу 285 с выхода элемента И 92 циклически перезаписываются в регистры 60 и 62 соответственно регистров 1 коэффици 295 16ентов и регистров .9 части, а в регистры 61 и 63 соответственно регистров коэффициентов и правой части циклически перезаписываются коэффициенты и правая часть для уравнения (2) из регистров 60 и 62 регистров 1 .и 9. Если просуммированы не все разряды коэффициентов и правой части, то в состоянии аВ по сигналу с выхода элемента И 100 значение счетчика 82 увеличивается на 1 и по этому же сигналу счетчик тактов переключается в состояние аь и все повторяется, т.е. происходит суммирование следующих разрядов. Таким образом, за Щ тактов (для двумерных задач) в регист. ре 4 частичных сумм получается сумма частичных произведений от умножения коэффициентов на младший разряд сдвигового регистра 5, которая поступает на вход данного регистра с выхода многовходовога сумматора 3. В 1 п-м такте (выход логического элемента И 83 равен "1") регистр 4 частичных сумм сдвигается в сторону младших разрядов для уменьшения суммы частичных произведений в два раза, а сдвиговый регистр 5 - для умножения на следующий разряд, в старший разряд которого перезаписывается. значение младшего разряда регистра 4 частичных сумм. Для выполнения этих операций блок управления в состоянии а вьщает соответствующие сигналы: с выхода элемента ИЛИ 103 сигнал 30, с выхода элемента ИЛИ 102 сигнал 34 и с выхода элемента И 90 сигнал 35. На этом заканчивается очередной цикл. Для выполнения следующего цикла блок 10 управления переходит в состояние а 7 и элемент И 99 вьщает сигнал, по которому содержимое счетчика 85 увеличивается на единицу и счетчик 76 устанавливается в состояние а 4 и все повторяется по вышеописанному алгоритму. Таким образом, в последнемщ-м тактеп 1-го цикла в сдвиговом регистре 5 получается значение очередного приближения, а в регистрах 61 и 62 регистров 1 и 9 записаны. значения коэффициентов и правой части для уравнения (2). При необходимости индицировать результат или передать его для дальнейшей обработки блок 10 .управления в состоянии а при единичном значении выхода элемента И 83 (значение счетчика 81 равною)выдает управляющий сигнал 36, по которому значение сдвигового регистра 5 поступает через группу эле ментов И 6 на выход 26 узла .Если решалось уравнение ( 1), 5 т.е. триггер 80 равен "0", то далее вычисление осуществляется по формуле (2). Для этого счетчик тактов устанавливается в состояние а, управляющий сигнал 31 с выхода элемен-. 10 та И 96 поступает на управляющий вход регистра 4 частичных сумм и значение регистра 61 старших разрядов регистра 5 правой части заносится в регистр 4, т.е. правая часть уравне ния (2) пересылается в регистр 4 частичных сумм. Блок управления переходит в состояние аи и управляющий сигнал с выхода элемента И 98 устанавливает триггер 80 в ",Г (выполняетсь нечетная итерация) и переключается счетчик 76 в состояние а. Дальнейшие вычисления аналогичны вычислению по формуле (1) .Если решалось уравнение (2), т,е. триггер 80 равен "1", то выполняется следующая итерация.Для этого счетчик 76 переходит в состояние а с выхода элемента И 97 сигнал поступает на счетный вход счетчика 78, уменьшая его значение на единицу и переводит счетчик тактов в состояние а . Остальное аналогично вышеописанному алгоритму.Предлагаемое устройство благодаря наличию новых блоков и связей мезду ними позволяет повысить точность решения дифференциальных уравнений.динены с входом четвертого элемента НЕ, четвертым входом четвертого элемента И, третьими входами шестого и седьмого элементов И, вторым входом восьмого элемента И и первыми входами двенадцатого и тринадцатого элементов И, установочные входы третьего и четвертого счетчиков соединены соответственно с пятым и шестым установочными входами первого счетчика и подключены соответственно к выходам тринадцатого и четырнадцатого элементов И, первый вход четырнадцатого элемента И соединен с вторым входом двенадцатого элемента И и подключен к пятому выходу деши 4 ратора, вторые входы третьего и пятого элементов И объединены и подключены к шестому выходу дешифратора, седьмой выход которого соединен с пятым входрм четвертого элемента И и четвертымвходом шестого элемента И, восьмой выход дешифратора соединен с третьими входами второго и восьмого эле- ментов И и вторым входом тринадцатого элемента И, третий вход которого объединен с первым входом пятнадцатого элемента И и подключен к выходу третьего элемента НЕ, вторые входы девятого и пятнадцатого элементов И объединены и подключены к девятому выходу дешифратора, десятый выход которого соединен с четвертым входом седьмого элемента И, второй. вход четырнадцатого элемента И подключен к выходу четвертого элемента НЕ, третий выход дешифратора соединен с первыми входами первого и второго элементов ИЛИ, второй вход первого элемента ИЛИ соединен с четвертым выходом дешифратора, одиннадцатый выход которого подключен к первому входу третьего элемента ИЛИ, :вторые входы второго и третьего элементов ИЛИ объединены и подключен 3 а к выходу двенадцатого элемента И, выход второго элемента И подключен к первому входу первого триггера, причем первый и второй входы первого и второго триггеров соединены соответственно с. выходами третьего ипятого элементов И блока управления,прямой и инверсный выходы первого и второго триггеров соединены соответ-"ственно с первым и вторым входамипервого и второго коммутаторов, третьи и четвертые входы первого и .второго коммутаторов объединены и подключены к выходам блока анализа, тактовые входы которого подключены к выходу первого элемента ИЛИ блока управления и четвертому выходу дешифратора блока управления, выходы первого и второго коммутаторов соединены соответственно с группой управляющих входов первого и второго преобразователей кодов, управляющие входы которых объединены с управляющими входами третьего и четвертого преобразователей кодов и подключены к выходу первого элемента ИЛИ блока управления, первый выход дешифратора ,блока управления и выход девятого элемента И блока управления подключены к управляющим входам регистра правой части, информационные входы которого соединены с информационными входами узла, выход регистра правой части соединен с вторым информационным входом регистра частных сумм, второй вход первого триггера блока управления, седьмой установочный вход первого счетчика блока управления и счетный вход второго счетчика блока управления подключены к информационным входам узла, выходы шестого, восьмого, двенадцатого и тринадцатого элементов И, первый и одиннадцатый выходы дешифратора, выходы второго и третьего элементов ИЛИ являются соответствующими выходами блока управления.2, Узел по и. 1, отличающ и й с я тем, что преобразователь кодов выполнен в виде элемента НЕ, первого, второго и третьего элементов И, триггера и элемента ИЛИ, первый вход которого соединен с выходом первого элемента И, первый вход которого подключен к инверсному выходу триггера, прямой выход которого подключен к первым входам второго и третьего элементов И, вторые входы которых объединены и через элемент НЕ соединены с вторым входом первого элемента И, первый вход триггера соединен с выходом второго элемента И, третий вход которого соединен с третьим входом третьего элемента И, выход которого соединен с вторым входом элемента ИЛИ, выход которого является выходом преобразователя кодов, второй вход триггера является управляющим входом преобразователя кодов, третий вход третьего элемента И и четвертый вход второго элемента1132295И образуют группу управляющих входов третьего элемента И является информапреобразователя кодов, второй вход . ционным входом преобразователя кодов.40 Изобретение относится к области вычислительной техники и предназначено для построения устройств, ориентированных на решение задач математической физики, описываемых дифференциальными уравнениями, в частных производных.По основному авт. св, Мф 800997 известен вычислительный узел цифровой сетки, содержащий многовходо- О вый сумматор, сдвиговый регистр и группу элементов И, выходы которых являются группой выходов узла, а входы подключены к группе выходов сдвигового регистра, тактовые входы 15 сдвигового регистра, элементов И группы соединены с тактовым входом узла, регистры коэффициентов, преобразователи кодов, регистр частичных сумм и блок анализа, входы регист ров коэффициентов соединены с информационным входом узла, а выходы с входами соответствующих преобразователей кодов, выходы которых соединены с группой входов многовходово го сумматора, выход которого соединен с первым входом регистра частич ных сумм, второй вход которого соедннен с информационным входом узла, а выход с входом многовходового сумматора и входом сдвигового регистра, вход блока анализа соединен с выходом сдвигового регистра, а выход - с управляющим выходом узла, тактовые входы регистров коэффициентов, регистра частичных сумм и блока анализа соединены с тактовым входом узла, а управляющие входы преобразователей кодов - с управляющим входом узла, управляющие, входы регистров коэффициентов, регистра частичных сумм, сдвигового регистра, группы элементов И ц блока анализа соединены с управляющей шиной, блок анализа содержит элементы памяти, а также элементы И и ИЛИ, причем первые входы элементов памяти соединены с тактовым входом блока, вход первого элемента памяти подключен к входу блока, первые выходы элементов памяти соединены соответственно с первыми входами первого и второго элементов И, выходы которых соединены с соответствующими входами элемента ИЛИ, выход каждого является выходом блока, второй выход второго элемента памяти соединен с входом второго элемента памяти, вторым входом второго элемента И и выходом блока, второй выход второго элемента памяти соединен с вторым входом первого ,элемента И, преобразователь кодов 1содержит два элемента НЕ, два элемента И и элемент ИЛИ, причем выходы первого и второго элементов НЕ соединены соответственно с первыми входами первого и второго элементов И, выходыкоторых подключены к, соответствующим входам элемента,ИЛИ, выход которого является выходом преобразователя, вторые входы элементов И и третий вход первого элемента И соединены соответственно с управляющим входом преобразователя, вход которого соединен с входом первого элемента НЕ и третьим входом второго элемента И 11 .Недостатком известного устройства является низкая точность решения.Цель изобретения - повышение точности решения дифференциальных уравнений.Поставленная цель достигается тем, чтов вычислительный узел цифровой сетки дополнительно введены первый и второй триггеры, первый и второй коммутаторы и регистр правой части, а блок управления выполнен в виде первого и второго триггеров, первого - пятнадцатого элементов И, первого - четвертого счетчиков, первого - четвертого элементов НЕ, элемента И-НЕ, первого, второго и третьего элементов ИЛИ, дешифратора и генератора тактовых импульсов, выход которого соединен с первым входом первого элемента И, второй вход которого соединен с вы11322 20 40 55 ходом первого триггера, первый вход которого соединен с первым установочным входом первого счетчика, счетный вход которого подключен к выходу первого элемента И, 5 выходы разрядов первого счетчика подключены к входам дешифратора, первый выход которого подключен к второму установочному входу первого счетчика, второй выкод дешифратора 1 О подключен к первому входу второго триггера, выход которого соединен с первыми входами второго, третьего и четвертого элементов И и через первый элемент НЕ - с первыми вхо дами пятого, шестого и седьмого элементов И, выход последнего соединен с вторым входом второго триггера, выходы четвертого и седьмого .элементов И подключены к третьему и четвертому установочным входам.перФ вого счетчика,.выход четвертого элемента И соединен с счетным входом второго счетчика, выходы разрядов которого через элемент И-НЕ соедине ны с вторым входом второго элемента И и входом второго элемента НЕ, выход которого подключен к второму вхо ду четвертого элемента И, третий вход которого соединен с вторыми входами шестого и седьмого элементов И, первыми входами восьмого и девятого элементов И и входом третьего элемента НЕ и подключен к выходу десятого элемента И, входы которого соединены с выходами35 третьего счетчика, счетный вход которого соединен с третьим выходом дешифратора, четвертый выход которого соединен со счетным входом четвертогосчетчика, выходы кото-, рого через одиннадцатый элемент И соединены с входом четвертого элемента НЕ, четвертым входом четвертого элемента И, третьими входами шестого и седьмого элементов И, вторым входом восьмого элемента И и первыми входами двенадцатого и тринадцатого элементов И, установочные входы третьего и четвертого счетчиковсоединены соответственно с пятым и 50шестым установочными входами первогосчетчика и подключены соответственнок выходам тринадцатого и четырнадцатого элементов И, первый вход четырнадцатого элемента И соединен свторым входом двенадцатого элементаИ и подключен к пятому выходу дешифратора, вторые входы третьего и пято 95 4го элементов И объединены н подключены к шестому выходу дешнфратора, сель.мой выход которого соединен с пятымвходом четвертого элемента И ичетвертым входом шестого элемента И,восьмой выход дешифратора соединен стретьими входами второго и восьмого элементов И и вторым входом тринадцатого элемента И, третий входкоторого объединен с первым входомпятнадцатого элемента И и подключенк выходу третьего элемента НЕ, вторые входы девятого и пятнадцатогоэлементов И объединены и подключенык девятому выходу дешифратора, десятый выход которого соединен с четвертым входом седьмого элемента И,второй вход четырнадцатого элемента И подключен к выходу четвертогоэлемента НЕ, третий выход дешифратора соединен с первыми входами первого и второго элементов ИЛИ, второйвход первого элемента ИЛИ соединенс четвертым выходом дешифратора,одиннадцатый выход которого подключенк первому входу третьего элементаИЛИ, вторые входы второго и третьегоэлементов ИЛИ объединены и подключены к вь 1 ходу двенадцатого элемента И,выход второго элемента И подключен кпервому входу первого триггера, причем первый и второй входы первого ивторого триггеров соединены соответственно с выходами третьего и пятого элеменТов И блока управления,прямой и инверсный выходы первогои второго триггеров соединены соответственно с первым и вторым входомпервого и второго коммутаторов,третьи и четвертые входы первогои второго коммутаторов объединены иподключены к выходам блока анализа,тактовые входы которого подключены квыходупервого элемента ИЛИ блокауправления и четвертому входу дешифратора блока управления, выходыпервого и второго коммутаторов соединены соответственно с группой управляющих входов первого и второгопреобразователей кодов, управляющиевходы которых объединены с управляющими входами третьего и четвертогопреобразователей кодов и подключенык выходу первого элемента ИЛИ блокауправления, первый выход дешифратораблока управления и выход девятогоэлемента И блока управления подключены к управляющим входам регистраправой части, информационные входыкоторого соединены с информационными входами узла, выход регистра правой части соединен с вторым информационным входом регистра частных сумм, второй вход первого триггера блока 5 управления, седьмой установочный вход первого счетчика блока управления и счетный вход второго счетчика блока управления подключены к информационным входам узла, выходы шестого,10 восьмого, двенадцатого и пятнадцатого элементов И, первый и одиннадцатый выходы дешифратора, выходы второго и третьего элементов ИЛИ являются соответствующими выходами блока управления.Кроме того, преобразователь кодов выполнен в виде элемента НЕ, первого, второго и третьего элементов И, триггера и элемента ИЛИ, первый И вход которого соединен с выходом первого элемента И, первый вход которого подключен к инверсному выходу триггера, прямой выход которого подключен к первым входам второго и третьего элементов И, вторые входы которых объединены и через элемент НЕ соединены с вторым входом первого элемента И, первый вход триггера соединен с выходом второго элемента И, 30 третий вход которого соединен с третьим входом третьего элемента И, выход которого соединен с вторым входом элемента ИЛИ, выход которого является выходом преобразователя ко- д 5 дов, второй вход триггера является управляющим входом преобразователя кодов, третий вход третьего элемента И и четвертый вход второго элемента И образуют группу управ р ляющих входов преобразователя кодов, второй вход третьего элемента И является информационньп 4 входом преобразователя кодов.45На фиг. 1 изображена блок-схемаустройства; на фиг. 2-блок анализа;на фиЪ. 3 - преобразователь кода;на фиг. 4 - регистр коэффициентов;на фиг, 5 - регистр правой части; на50фиг. 6 - коммутатор; на фиг. 7блок управления.В состав устройства входят регист.ры 1 коэффициентов, преобразователи2 кодов, многовходовый сумматор 3,регистр 4 частичных сумм, сдвиговыйрегистр 5, группа элементов И 61 блок7 анализа, коммутатор 8, регистр 9 правой части, блок 1,0 управления итриггер 11.Входы 12 и 13 регистров 1 коэффициентов соединены с информационнойшиной; а выходы - с входами преобразователей 2 кодов, выходы которыхсоединены с входами многовходовогосумматора 3, выход которого соединенс входом регистра 4 частичных сумм,первая группа параллельных входов14 которого соединена с информационной шиной, а вторая - с параллельным входом регистра 9 правой части,параллельные входы 14 и 15 которого соединены с информационной шинойузла, выход регистра 4 частичныхсумм соединен с входом многовходового сумматора 3 и входом сдвигового регистра 5, параллельный выходкоторого соединен с входом группыэлементов И 6, а выход младшего разряда - с входом блока 7 анализа,выходы которого являются выходами 16и 17 узла и соединены с первыми управляющими входами коммутаторов 8,выходы которых соединены с управляющими входами первых двух преобразователей 2 кодов, управляющие входы,двух других преобразователей 2 кодов и вторые управляющие входы коммутаторов соединены с соответствующими входами 18-25 узла, третья паравходов коммутаторов 8 соединена свыходами соответствующих триггеров 11,Выход группы элементов И 6 является выходом 26 узла, управляющиевходы 27 - 29 регистров 1 коэффициентов 28 и 29 регистра 9 правойчасти, 29 - 32 регистра 4 частичных сумм, 33 - 35 сдвигового регист.ра 5, 36 группы элементов И 6, 37и 38 триггеров 11 и 39 и 40 блока 7анализа, а также установочные входы преобразователей 2 кодов соединены с выходами 2 - 40 блока управления, входы 41 - 43 которого соединены с информационной шиной узла.1Блок 7 анализа состоит из двухэлементов памяти 44 и 45, двух элементов И 46 и 47, элемента ИЛИ 48,Управляющие входы элементов памяти 44 и 45 соединены с управляющимивходами 39 и 40 блока 7 анализа соответственно. Информационный вход49 блока 7 анализа соединен с входом элемента памяти 44, первый выход которого соединен с входом элемен. 7 11 та памяти 45, первым выходом 16 блока 7 анапиза и первым входом элемента И 47. Второй выход элемента памяти 44 соединен с первым входом элемента И 46, второй вход которого соединен с первым выходом элемента памяти 45. Второй вход элемента.памяти 45 соединен с вторым входом элемента И 47, выход которого соединен с входом элемента ИЛИ 48, второй вход которого соединен с выходом элемента И 46, а выход с вторым выходом 17 блока 7 анализа.В цифровом узле применяется алгоритм сокращенного умножения. По этому алгоритму контролируются текущий р-й и младший (р+1)-й разряды множителя, которые хранятся в элемен. тах памяти 44 и 45 соответственно. По управляющему сигналу 39 младший (р+1)-й разряд с входа 49 запоминается в элементе памяти 44. Затем на вход 49 блока 7 анализа поступает текущий р-й разряд и при подаче управляющих сигналов 39 и 40 р-й и (р+1)-й разряды запоминаются в элементах памяти 44 и 45 соответственно. На остальных элементах соб. рана схема сравнения, на выходе 16 которой устанавливается. сигнал Х равный "1" если контролируемые разряды не равны и необходимо делать сложение или вычитание. Если сигнал Х 2 равен "1", то проводят . вычитание, а если "0" - сложение. 32295 40 45 50 Преобразователь 2 кодов предназначен для формирования прямого или дополнительного кодов содержимого регистров 1 коэффициентов или пропуска кода, тождественного нулю,Преобразователь 2 кодов состоит из элемента НЕ 50, трех элементов И 51 - 53, элемента ИЛИ 54 и триггера 55.Вход 56 преобразователя 2 кода соединен с входом элемента НЕ 50 и первыми входами элементов И 51 и 52, выход последнего соединен с нулевым входом триггера 55, единичный вход которого соединен с входом 39 преобразователя 2 кодов, а прямой и инверсный выходы триггера соединены соответственно с вторыми входами элементов И 51 и 52 и первым входом элемента И 53, второй вход которого соединен с выходом элемента НЕ 50, а выход - с первым входом элемента ИЛИ 54, второй вход кото 0 15 20 25 30 35 55 рого соединен с выходом элементаИ 51, а выход является выходом 57 преобразователя 2 кода, вход 58 которого соединен с третьими входамиэлементов И 51 и 52, выходами 58коммутаторов 8 для первого и второго преобразователей 2 кода и входами 20 и 22 узла для третьего и четтертого преобразователей 2 кодов соответственно, Вход 59 преобразователя 2 кодов соединен с четвертым входом элемента И 52 и выходами 59 коммутаторов 8 для первого и второго преобразователей 2 кода, а также с входами 21 и 23 узла для третьего и четвертого преобразователей 2 кодов соответственно.1Преобразователь 2 кодов работает следующим образом.Сначала по сигналу на входе 39 преобразователя 2 кода триггер 55 устанавливается в единичное состояние и инверсным выходом блокирует элемент И 53. Если Х 1 на входе 58 преобразователя.2 кодов равен О, то через элемент И 51 и элемент ИЛИ 54 на выход 57 преобразователя 2 поступает код тождественный нулю. Если при Х 1 равном "1" Х 2 на входе 59 равен "0", то через элемент И 51 и элемент ИЛИ 54 прямой код регистра 1 коэффициентов с входа 56 преобразователя 2 кодов поступает на выход 57. При Х 2 равном "1" на выходе 57 преобразователя кода 2 выдается дополнительный код регистра 1 коэффициентов. Для этого до первой младшей единицы кода регистра 1 коэффициентов на выходе 57 преобразователя 2 кодов выдается код тождественный нулю. При-поступлении первой единицы на вход 56 преобразователя 2 кодов она через элемент И 5 и элемент ИЛИ 54 поступает на выход 57 преобразователя 2 кодов и через элемент И 52 триггер 55 устанавливается в нулевое состояние. Прямой выход триггера 55 блокирует элемент И 51, а инверсный выход разблокирует.элемент И 53. В дальнейшем обратный .код через элемент НЕ 50, элемент И 53 и элемент И 54 поступает на выход 57 преобразователя 2 кодов.Регистры 1 коэффициентов предназначены для хранения разрядных коэффициентов.Регистр 1 коэффициентов состоит из сдвигового регистра 60 ю младших9 1132 разрядов и сдвигового регистра 61 П 2старших разрядов. В регистре 60 хранится коэффициент для нечетных узлов, в регистре 61 - коэффициент для четных узлов. Два управляющих входа сдвиговых регистров 60 и 61 соединены с управляющими входами 28 и 29 регистра 1 коэффициентов соответственно. Управляющий вход 27 регистра 1 коэффициентов соединен с треть О им управляющим входом сдвигового регистра 61, выход младшего разряда которого соединен с последовательным выходом 56 регистра 1 коэффи-. циентов и входами старших разрядов 15 сдвиговых регистров ЬО и 61. Выход младшего разряда сдвигового регистра 60 соединен с входом старшего разряда сдвигового регистра 61. Параллельнше входы обоих сдвиговых ре гистров 60 и 61 соединены с информационными входами 12 и 13 регистра 1 коэффициентов соответственно.При единичном значении управляющего входа 29 осуществляется прием информации в сдвиговые регистры 60 и 61 с входов 12 и 13 соответственно, Управляющий вход 27 осуществляет циклический сдвиг сдвигового регистра 61, а управляющий вход 28 - циклический сдвиг обоих, сдвиговых регистров 60 и 61. При этом значение младшего разряда регистра 51 заносится в старший разряд сдвигового регистра 60, а значение младшего разряда сдвигового регистра 60 - в стар 35ший разряд сдвигового регистра 61.Регистр 9 правой части. предназначен для хранения щ -разрядной правой части.Регистр 9 состоит из сдвиговогорегистра. 62 щмладших разрядов и сдвигового регистра 63 щ старших разрядов. В регистре 62 хранится правая часть для нечетных узлов, в регистре 63правая часть для четных узловУправляющие входы сдвиговых ре- .гистров 62 и 63 соединены с управляющими входами 28 и 29 регистра 9правьм частей, а дараллельные информационные входы - с информационны - ми входами 14 и 15 соответственно.Параллельный выход сдвигового регистра 63 является параллельнымвыходом 64 регистра 9 правых частей.Выход младшего разряда сдвигового . 55регистра 63 соединен с входом старшего разряда сдвигового регистра 62,а выход младшего разряда сдвигового.10295регистра 62 - с входом старшего разряда сдвигового регистра 63.Управляющий вход 29 предназначено для информации в сдвиговые регистры 62 и 63, находящейся на входах 14 н 15 соответственно. Управляющий вход 28 осуществляет циклический сдвиг обоих сдвиговых регистров 62 и 63. Младший разряд регистра 63 записывается в старший разряд регистра 62, а младший разряд регистра 62 - в старший разряд регистра 63.Коммутаторы 8 предназначены для передачи к преобразователям 2 кодов управляющих сигналов либо с входов 18, 19 и 24, 25 узла, либо с выхода блока 7 анализа.Коммутатор 8 состоит из четырех элементов И 65 - 68 и двух элементов ИЛИ 69 и 70.Первые входы элементов И 65 - 68 соединены с управляющими входами 71 и 72 соответствующих коммутаторов 8, Вторые входы элементов И 65 и 68 соединены с входами 18 и 19 узла (для первого коммутатора .8) или с входами 16 и 17 коммутатрра 8 (для второго коммутатора). Вторые входы элементов И 67 и 68 соединены с входами коммутатора 8 16 и 17 (для первого коммутатора 8) или с входами 24 и 25 узла (для второго коммутатора). Выходы элементов И 65 и 66 соединены с первыми входами элементов ИЛИ 69 и 70 соответственно. Выходы элементов И 67 и 68 соединены с вторыми входами элементов ИЛИ 69 и 70 соответственно, выходы которых являются выходами 58 и 59 коммутаторов 8 соответственно.По управляющему сигналу с входа 71 первый коммутатор 8 передает к преобразователю 2 кодов управляющий сигнал с входов 18 й 19 узла, а второй коммутатор 8 - управляющие сигналы с выходов 16 и 17 блока 7 анализа.По управляющему сигналу с входа 72 первый коммутатор 8 передает к преобразователю 2 кодов управляющие сигналы с выходов 16 и 17 блока 7 анализа, а второй ксймутатор 8 - управляющие сигналы с входов 24 и 25 узла.Блок 10 управления предназначен для выдачи управляющих сигналов регистрам 1 коэффициентов, регистру 4 частичных сумм, регистру 9 правых частей, регистру 5 сдвиговому, бло1132295 11ку 7 анализа и группе элементов И би установочных сигналов для триггеров 11 и преобразователей 2 кодов.Блок 10 управления состоит из генератора 73 тактовых импульсов, элемента И 74, триггера 75, четырехразрядного счетчика 76, дешифратора77, счетчика 78, элемента И-НЕ 79,триггера 80 (четная итерация - "0",нечетная - "1"), счетчиков 81 и 82, 10двух элементов И 83 и 84, четырехэлементов НЕ 85-88, элементов И 89100 и элементов ИЛИ 101-103,Выход генератора 73 тактовых импульсов соединен с первым входом элемента И 74, второй вход которого соединен с прямым выходом триггера 75, а выход с тактовым входом счетчика 76, четыре выходца которого пода. ются на входы дешифратора 77. Входы 43, 41 и 42 блока 10 управленИя заведены соответственно на единичный вход триггера 75, на первые входы счетчиков 76 и 78, выходы счетчиков 81 и 82 соединены с входами элементов И 83 и 84 соответственно. Первый выход дешифратора 77 соединен с выходами 29 и .33 блока 10 управления и вторым входом счетчика 76, второй выход - с нулевым входом триг.З 0 гера 80, третий выход - с первым входом счетчика 81 и первыми входами элементов ИЛИ 101 и 102, выходы которых являются выходами 39 и 34 блока 10 управления, четвертый выход - 35 с вторыми входами счетчика 82, элемента ИЛИ 101 и выходом 40 блока 10 управления, пятый выход - с первыми входами элементов И 91 и 94, выходы которых являются выходами 37 и 38 40 блока 10 управления соответственно, седьмой выход - с первыми входами элементов И 92 и 93, выходы которых являются выходами 28 и 27 блока 10 управления. Шестой выход дешифра тора 77 является выходом 32 блока 10 управления и заведен на первый вход элемента ИЛИ 103, выход которого является выходом 30 блока 10 управления. Восьмой выход дешифратора 77 50 соединен с первыми входами элементов .И 90 и 100, выход последнего соединен с вторым вхрдом счетчика 82 и третьим входом счетчика 76, девятый выход - с первыми входами эле ментов И 89, 95 н. 99, Выход элемента И 89 соединен с нулевым входом триггера 75 и четвертым входом счетчика 76, пятый вход которого соединен свторым входом счетчика 81 и выходомэлемента И 99. Десятый выход дешифратора 77 соединен с первыми входами элементов И 96 и 97, причем выходэлемента И 96 является выходом 31блока 10 управления, а выход элементаИ 97 соединен с шестым входом счетфчика 76 и вторым входом счетчика 78,выходы которого подключены к входамэлемента И-НЕ 79 . Одиннадцатый выходдешифратора 77 соединен с первымвходом элемента И 98, выход кото- .рого соединен с .единичным входомтриггера 80 и седьмым входом счетчика76. Выход элемента И-НЕ 79 соединен свторым входом элемента И 89 и входомэлемента НЕ 85, выход которого соединен с вторыми входами элемента И 91,третьим входом элемента И 89, выходом триггера 80 и входом элемента НЕ 86, выход которо 1 о соединенс вторыми входами элементов И 94, 96и 98, при этом третий вход элемен-.та И 98 соединен с четвертым входомэлемента И 97, третьим входом И 96,вторыми входами элемента И 92 и 95,выходом элемента И 83 и входом элемента НЕ 87, выход которого. соединенс вторыми входами элементов И 93 и99. Выход 35 блока управления соединен с вторыми входами элементовИЛИ 102 и 103, выходом элемента И 90,второй вход которого соединен стретьим входом элемента И 95, выходкоторого является выходом 36 блока10 управления, с четвертыми входамиэлементов И 96 и 98, пятым входомэлемента И 97, третьим входом элемента И 99 выходом элементй И 88 ивходом элемента НЕ 88, выход которого соединен с вторым входом элементаИ 100.Блок 10 управления работает следующим образом.В счетчик 78 по входу 42 записывается число итераций и обнуляетсясчетчик 76. После прихода сигнала"Пуск" на вход 43 триггер 75 устанавливается в единичное состояние.Этот сигнал снимает блокировку сцепи генератора 73 тактовых импульсов. По каждому тактовому импульсугенератора 73 через элемент И 74счетчик 76 переключается в состояние 1,2 2 -1. В качестве примера рассмотрим случай, когда 1+-.= 4,Дешифратор 77 на выходе формируетпоследовательность состояний а 1, аан. Для каждого состояния группы элементов И 89-100 и элементов ИЛИ 101-103 вырабатываются управ. ляющие сигналы 27-40, которые управляют работой регистров 1 коэффициентов, преобразователей 2, триггеров 11, регистра 4 частичных сумм, регистров 9 правых частей, сдвигового регистра 5, блока анализа 7 и 10 группы элементов И 6, и управляющие сигналы, управляющие работой счетчика 76, 78, 8 1 и 82, триггеров 80 и 75, Элемент И-НЕ 79 вырабатывает сигнал, который равен единице при 15 нулевом состоянии счетчика /8. Элементы" И 83 и 84 формируют на выходе "1", если значения соответствующих счетчиков 81 и 82 равные ( где 1 п количество разрядов представления 20 информации).Предлагаемый вычислительный узел цифровой сетки позволяет вычислить приближения к решению в двух сосед. них узлах сеточной области по фор мулам6(+11 (къ 1 кЦ,. =а; Ц Ь О с.Цр +ф 3 в 1"1 уд и лф 411 1 еЯ 1 Ф +(к)1 1,130 О=д.Ц,(1 Ъ Ц("ф 1 1 к.д 1 1 И.+С1 Р 1 1 1 Ц 1,+1 ц,ф,1 ф35 гдеи - индексы строки и столбцасеточной области;- номер итерации;- искомое решение задачив узлах сетки;40- правая часть разностныхуравнений, к которымсводится решение дифференциальных уравнений спеременными коэффициента ми разностным методом.Устройство работает по следующему алгоритму, .На входы 43 и 41 с информационной шины поступают в блок 10 управления 50 два сигнала. Сигнал с входа 41 обнуляет счетчик 76, а сигнал 43 устанавливает в единичное состояние триггер 75, который открывает элемент И 74, и первый тактовый импульс с генератора 55 73 переключает .счетчик 76 в состояние "1". На первом выходе дешифратора 77 устанавливается сигнал "1",т.е, состояние а. На выходе блока10 управления вырабатывается управляющий сигнал 29, по которому врегистры 60 п 1 младших разрядов регистров 1 коэффициентов с входов 12заносятся коэффициенты для нечетныхузлов, а в регистры 61 - коэффициентыдля четных узлов с входов 13. Поэтому же сигналу в регистры 62 и 63регистра 9 правой части заносятсязначения правых частей для нечетныхи четных узлов с входов 14 и 15 соответственно, в регистр 4 частичных сумм - правая часть управлений(1) для четных узлов и в счетчик 78 с входа 42 заносится число итераций. В этом же такте по сигналу 33 обнуляется содержимое сдвигового регистра 5, В следующем такте а триггер 80 устанавливается в нулевое состояние, т.евычисляются приближения к решению в четных узлах сеточной области по формуле (1), В следующем такте счетчик 76 устанавливается в состояние а, по которому блок 10 управления выдает сигналы 39 и 34 с . выходов элементов ИЛИ 101 и 102 соответственно. По этим сигналам в элементе памяти 44 блока 7. анализазапоминается младший разряд сдвйгового регистра 5 и осуществляется сдвиг регистра 5 в сторону младших разрядов. В этом же такте обнуляется счетчик 81. По следующему тактовому циклу импульсов с генератора 73 счетчик 76 переключается в состояние а, выдаются управляющие сигналы 40 и с выхода элемента ИЛИ 101 сигнал 39. По сигналу 40 в элемент памяти 45 блока анализа заносится значение элемента памяти 44, т,е. младший разряд регистра 5 сдвигов, а по сигналу 39 в элементе памяти 44 запоминается текущий разряд регистра 5, триггер 53 преобразователя 2 кодов устанавливается в "1". На блоке 7 анализа происходит анализ двух младших разрядов сдвигового регистра 5 и результат анализа поступает на последовательные входы соседних узлов и на вход одного из коммутаторов 8. В этом такте обнуляется счетчик 82. В пятом такте осуществляется настройка коммутаторов 8 для пропуска информации на управляющие входы первых двух преобразователей 2 кодов. Если выполняется четная итерация (триггер признаков итерации в