Вычислительный узел цифровойсетки

ОПИСАНИЕ ИЗОБРЕТЕНИЯ Союз Советских Социалистических Республик(Я)М, К,з 0 06 Г 15/31 Государственный комитет СССР по делам изобретении н открытий(71) 3ЗаявительДонецкий ордена Трудового Красного Знамениинститут и Ордена Ленина институт кибернетЛН Украинской ССР) ВЫЧИСЛИТЕЛЬНЫЙ УЗЕЛ ЦИФРОВОЙ СЕТКИ 5 20 25 Изобретение относится к средствамвычислительной техники и предназначено для построения устройств, ориентированных на решение задач математической Физики, описываемых дифференциальными уравнениями в частных производных,Известен вычислительный узел цифровой сетки, содержащий процессор,выполняющий последовательно, разрядза разрядом, арифметические и логические операции и два блока памяти,емкостью по 2048 единиц каждый 1 .Недостатком этого устройства является большое количество оборудования,поскольку каждый вычислительный узелпредставляет за собой универсальнуювычислительную машину, программнонастраиваемую на выполнение требуемой последовательности действий, инизкое быстродействие последовательного способа обработки информации,Наиболее близким по техническойсущности и достигаемому эффекту кпредлагаемому устройству являетсявычислительный узел цифровой сеткисодержащий многовходовый сумматор,регистр сдвига, элемент И, группуэлементов И, Входы сумматора соединены со входами узла, выход суммато ра соединен с последовательным входом регистр;. сдвига. Последовательный выход сдвигового регистра соединен с первым входом .элемента И, параллельные входы регистра соединены с первыми входами группы элементов И Выход элемента И соединен с выходом узла, выходы группы элементов И соединены с параллельными выходами узла, Управляющие входы регистра и элементов И соединены с управляющей шиной 2.Недостатком устройства является узость класса решаемых задач. Решение дифференциальных уравнений с переменными коэффициентами возможно только при помощи универсальной вычислительной машины по методу "невязок",что значительно увеличивает общее время решения задачи, так как этотметод требует большого количест ва итераций,.а все операции в ЦВМ выполняются последовательно.Цель изобретения - расширение класса решаемых задач.Поставленная цель достигается тем, что в вычислительный узел цифровой сетки, содержащий многовходовый сумматор, сдвиговый регистр и группу элементов И, выходы которыхявляются группой выходов узла, а входы подключены к группе выходов сдвигового регистра, Тактовые входь сдвигового регистра элементов И группы соединены с тактовым входом узла, введены регистры коэффициентов, преобразователи кодов регистр частичных сумм и блок анализа, причем входы регистров коэффициентов соединены с информационным входом узла, а выходы - с входами соответствующих преобразователей. кодов, выходы которых соединены с группой входов многовходового сумматора, выход которого соединен с первым входом регистра частичных сумм, второй вход которого соединен с информационным входом узла, а выход - со входом многовходового сумматора и входом сдвигового регистра, вход блока анализа соединен с выходом сдвигового регистра, а выход - с управляющим выходом узла, тактовые входы регистров коэффициентов, регистра частичных суммм и блока анализа соединены с тактовым входом узла, а управляющие входы преобразователей кодов с управляющим входом узла, а также тем, что блок анализа содеркит элементы памяти, элементы И, ИЛИ, причем первые входы элементов памяти соединены с тактовым входом блока, вход первого элемента памяти подключен к входу блока, первые выходы элементов памяти соединены соответственно с первыми входами первого и второго элементов И, выходы которых соединены с соответствующими входами элемента ИЛИ, выход которого является выходом блока, второй выход первого элемента памяти соединен со входом второго элемента .памяти, вторым входом второго элемента И и с выходом блока, второй выход второго элемента памяти соединен со вторым входом .первого элемента И, а также тем, что преобразователь кодов содержит два элемента НЕ, два элемента И, элемент ИЛИ, причем выходы первого и второго элементов НЕ соединены соответственно с первыми входами первого и второго элементов И, выходы которых подключены к соответствующим входам элемента ИЛИ, выход которого является выходом преобразователя,. вторые входы элементов И, третий вход первого элемента И соединены соответственно с управляющим входом преобразователя, вход которого соединен со входом первого элемента НЕ и с третьим, входом второго элемента И.На Фиг, 1 изображена блок-схема .Узла на Фиг. 2 - блок анализа; на Фиг. 3 - преобразователь кода. Вычислительный узел цифровой сетки состоит из регистров 1 коэффициентов, входы которых соединены с информационно 1 шиной, а выходы - со 10 15 20 25 30 35 4 О 45 50 55 60 б 5 входами преобразователей 2 кодов,выходы которых соединены с входамимноговходового сумматора 3, выходкоторого соединен.с входом регистра4 частичных сумм, параллельный входкоторого соединен с информационнойшиной, а выход соединен со входоммноговходового сумматора 3 и с входомсдвигового регистра 5, выход которого соединен " входом группы элементов И б, а выход младшего разрядно входом блока 7 анализа, выход которого является последовательнымвыхоцом узла, Выхоц группы элементовИ б является параллельным выходомузла. Управляющие входы регистров 1коэффициентов, регистра 4 частичныхсумм,сдвигового регистра 5, группыэлементов И б и блока 7 анализа соединены с управляющей шиной, а преобразователей 2 кодов с последовательными входами узла.Блок 7 анализа предназначен дпяуправления режимом работы соответствующих преобразователей 2 кодовсоседних узлов,На Фиг. 2 изобракена блок-схемаблока 7 анализа, который состоит из2 элементов памяти 8 и 9, двухэлементов И 10 и 11, элемента ИЛИ 12.В цифровом узле применяется алгоритм сокращенного умножения, По этому алгоритму контролируются текущийР-й и младший Р+1) -й разряды множителя, которые хранятся в элементах памяти 8 и 9 На остальных элементах собрана схема сравнения, навыходе которой устанавливается сигнал Х , равный логической единице,если контролируемые разряды неравныи необходимо делать сложение иливычитание. Если сигнал Х равен единице, то проводят вычитайие, а еслинулю - сложение.Преобразователь кодов 2 предназначен для Формирования прямого илидополнительного кодов содержимогорегистров 1 коэффициентов, или пропуска кода тождественного нулю приопределенных значениях последовательно выхода соответствующего соседнего узла. На фиг, 3 представлена блок-схема преобразователя 2 кода, который состоит из двух элементов НЕ 13,и 14, элементов И 15 и 16и элемента ИЛИ 17,Если сигнал Х равен О,то на выходе элемента ИЛИ 17 будет тождественный нуль. При Х 1 равном единицена выход элемента ЙЛИ 17 поступаетобратный код регистра 1 коэффициентов, а при Х равном нулю - прямойкод.Рассматриваемый узел предназначен для реализации зависимости",2.,Р."" Р. ( )15 15 1-1,5 1 д 1+1)3 1 1,-1 1, 1,+1 1,к которой сводится решение дифференциальных уравнений с переменнымикоэффициентами равзностным методом с помощью алгоритма простой итерации. Здесь 1 и )-индексы строки и столбца сеточной области, а, ,Ь С . д и Г - соответственно1коэффициенты и правая часть разностных уравнений, О, О, ,О. О - значений искомой функс 1 йи1, 1+в соседних узлах на предыдущей итерации, О.: - новое приближение решения,Вся информация.в узле представляется в дополнительном коде целыми числами.Работа устройства происходит в два этапа. На первом, подготовительном этапе, в регистры 1 коэффициентов заносятся значения соответствующих коэффициентов, которые в общем случае имеют и разрядов, а в регистр 4 - п-разрядное значениеа сдвиговый регистр 5 и элемен/ты задержек переноса многовходового сумматора 3 обнуляются. На этом заканчивается подготовка устройства к работе. Собственно решение происходит на втором этапе, который состоит в определении последовательности О , к = 0,1,2, , Определе 5кние каждого О, при и-разрядном1представлении. информации в регистрах 1 коэффициентов и частичных сумм 4 требуется и циклов. Каждый из и циклов выполняется следующим образом: на блоке 7 анализа происходит анализ двух младших разрядов сдвигового регистра 5, и результат анализа поступает на последовательные входы соседних узлов, Преобразователи кодов 2 настраиваются на пропуск прямого или обратного кода регистров 1 коэфФициентов. Для получения дополни-. тельного кода в первом такте в соответствующие элементы задержек переноса многовходового сумматора 3 записывается единица. Во втором такте происходит суммирование младших разрядов регистра частичных сумм 4 и регистров 1 коэффициентов на многовходовом сумматоре 3. В следующем такте происходит суммирование следующих разрядов, Таким образом за и тактов (для двухмерных задач) и (и + 2)(для трехкамерных задач) в регистре 4 частичных сумм получается сумма частичных произведений от умножения коэффициентов на младший разряд сдвигового регистра 5, которая поступает на вход данного регистра с выхода многовходового сумматора 3. В (и +2) - такте регистр 4 частичных. сумм сдвигается в сторону младших разрядов для уменьшения суммы частичных произведений 4 в два раза, а сдвиговый регистр 5 для умножения на следующий разряд, в старший разряд которого перезаписывается значение младшего разряда регистра частичных сумм 4. На этом заканчивается очередной цикл, Таким образом, в последнем(щ + 2) М такте и-го цикла в сдвиговом регистре 5 получается значение очередного приближения. Принеобходимости индицировать результат или передать его для дальнейшейобработки, на управляющие входыгруппы элементов И б подается сигнал,по которому на выходе группы элементов И б устанавливается значениесдвигового регистра 5.О Таким образом прохождение очеред(к+)ного приближения О к решениюуравнения происходит за ( +2) ютактов. Если с - время одного такта в секундах,то общее время решения15 определяется какТ = (а 4 2) и с.Данное устройство, по сравнению сизвестными, позволяет существеннорасширить класс решаемых задач без20 увеличения затрат времени на нх решение за счет обеспечения возможности непосредственного решения задачс переменными коэффициентами,25 1.Вычислительный узел цифровой сетки, содержащий многовходовый сумматор, сдвиговый регистр и группу элементов И, выходы которых являются группой выходов узла, а входы подключены к группе выходов сдвигового регистра. Тактовые входы сдвигового регистра элементов И группы соединены с тактовым входом узла, о т л и ч а ю щ и й с я тем, что, с целью расширения класса решаемых задач в него введены регистры коэфФициентов, преобразователи кодов, регистр частичных сумм и блок анализа, причем входы регистров коэффициентов соединены с информационным входом узла, а выходы - с входами соответствующих преобразователей кодов, выходы которых соединены с группой входов многовходового сумматора, выход которого соединен с первым входом регистра частичных сумм, второй вход которого соединен с информационным входом узла, а выход - со входом многовходового сумматора и входом сдвигового регистра, вход блока анализа соединен с выходом сдвигового регистра, а выход - с управляющим выходом узла, тактовые входы регистров коэффициентов, регистра частичных сумм и блока анализа соединены с тактовым входом узла, а управляющие входы преобразователей кодов - с управляющим входом узла. 2. Узел по п.1, о т л и ч а ющ.и й с я тем, что блок анализа содержит элементы памяти, элементы И, ИЛИ, причем первые входы элементов памяти соединены с тактовым входом блока, вход первого элемента памя 60 65 30 3540 45 50 55 Формула изобретенияти подключен к входу блока, первые выходы элементов памяти соединены соответственно с первыми входами первого и второго элементов И, выходы которых соединены с соответствующими входами элемента ИЛИ, выход которого является выходом блока, второй. выход первого элемента памяти соединен со входом второго элемента памяти, вторым входом второго элемента И и с выходом блока, второй выход второго элемента памяти соединен со вторым входом первого элемента И,3. Узел по п.2, о т л и ч а ющ и .й с я тем, что преобразователь кодов содержит два элемента НЕ, два элемента И, элемент ИЛИ, причем выходы первого и второго элементов НЕ соединены соответственно с первы-. ми входами первого и второго элементов И, выходы которых подключенык соответствующим входам элементаИЛИ, выход которого является выходомпреобразователя, вторые входы элементов И, третий вход первого элементаИ соединены соответственно с управ-:ляющим входом преобразователя, входкоторого соединен со входом первогоэлемеНта НЕ и с третьим входом второго элемента И. Источники информации,принятые во внимание при экспертизе1,Евреинов Э,В Косарев Ю,Г, Однородные вычислительные системы лицевой производительности. Новосибирск,