Интегрирующее устройство интегрирующей машины последовательного типа

Республик 61) Дополнительное к авт. свид-ву22) Заявлено 15,04.74 (21) 2017212/24 51) М. Кч 2 С 06 Я 1/02 присоединением заявкичосудэрственныи комите 3) Приоритет Совета Министров СССло делам нэвбретенийи открытий бликовано 30.08.76. Бюллетень32а опубликования описания 23,11.76, М. Блинова и О. Н, Пьявчен 71) Заявител аганрогский радиотехнический инсти В, Д. Калмыков(54) ИНТЕГРИРУЮЩЕЕ УСТРОЙСТВО ИНТЕГРИРУЮЩЕЙ МАШИНЫ ПОСЛЕДОВАТЕЛЬНОГО ТИПАИзобретение отнбсится к области вычислительной техники и может быть использовано при работе цифровых вычислительных комплексов в системах управления и моделирования .различных процессов, требующих обеспе чения вычислений в большом диапазоне из. менения точности.Известно интегрирующее устройство, содер.жащее блок экстраполяции и квантования, выход и первый вход которого соединены со ответственно с первыми выходом и входом устройства, два сумматора, первый регистр частичных сумм, узел .формирования приращения, первые два входа которого подключены ко второму и третьему входам устройст ва, регистр приращения, вход которого подключен к третьему входу устройства, а выход соединен с первым входом первого сумматора, преобразователь кода, два входа которого подключены соответственно к выходу 20 узла формирования приращения и четвертому входу устройства, а выход соединен с первым входом второго сумматора, первый регистр подынтегральной функции, первые вход и выход которого подключены соответственно к 25 третьему входу и второму выходу устройства, первый элемент И, первый вход которого подключен к пятому входу устройства, а выход соединен с первым входом первого элемента ИЛИ, второй вход которого подклю чен к выходу второго элемента И, два входа которого подключены соответственно к выходу первого сумматора и шестому входу устройства, третий элемент И, входы которого подкпочены к выходу второго сумматора и седьмому входу устройства, а выход соединен со вторым входом блока экстраполяции и квантования, четвертый элемент И, входы которого подключены к выходу второго сум. матора и восьмому входу устройства, а выход соединен с входом первого регистра частичных сумм.В известном устройстве для обеспечения требуемого диапазона точности вычислений формат регистров интегрирующего устройства выбирается, исходя из верхнего предела точности. При этом при выполнении вычислений с более низкой точностью время выполнения операций интегрирования, определяемое длительностью вычислений при наибольшем количестве разрядов, оказывается завышенным.Целью изобретения является увеличение быстродействия и расширения класса решаемых задач.Поставленная цель достигается тем, что устройство содержит второй регистр частичных сумм, второй регистр подынтегральной функции, первый вход и выход которого подключены к третьему входу и второму выходу устройства, первый и второй дополнительныеэлементы И, первые входы которых подключены соответственно к выходам первого и второго регистров подыптегральной функции, а вторые входы подключены соответственно к девятому и десятому входам устройства, первый дополнительный элемент ИЛИ, входы которого подключены к выходам первого и второго дополнительных элементов И, а выход соединен со вторым входом первого сумматора, третьим входом узла формирования приращения и вторым входом первого элемента И, третий и четвертый дополнительные элементы И, первые входы которых подключены соответственно к девятому и десятому входам устройства, вторые входы соединены с выходом первого элемента ИЛИ, а выходы подключены соответственно ко вторым входам первого и второго регистров подынтегральной функции, пятый и шестой дополнительные элементы И, первые входы которых подключены соответственно к выходам первого и второго регистров частичных сумм, вторые входы подключены к одиннадцатому входу устройства, выход пятого элемента И соединен со входом второго регистра частичных сумм, седьмой дополнительный элемент И, два входа которого подключены соответственно к выходу первого регистра частичных сумм и к двенадцатому входу устройства, второй дополнительный элемент ИЛИ, два входа которого подключснысоответственно к выходам шестого и седьмого дополнительных элементов И, а выход соединен со вторым входом второго сумматора.При этом формат регистров интегрирующего устройства и ячеек запоминающего устройства выбирается, исходя из разрядности чисел при короткой разрядной сетке, а для обеспечения вычислений над числами, имеющими удвоенную разрядную сетку, хранение информации в запоминающем устройстве осуществляется в двух ячейках.Применение предлагаемого устройства позволяет сократить время выполнения операций интегрирования и оборудования запоминающего устройства при короткой разрядной сетке и обеспечить возможность выполнений вычислений над числами, имеющими короткую и удвоенную разрядную сетку.На чертеже представлена блок-схема интегрирующего устройства цифровой интегрирующей машины последовательного типа.Интегрирующее устройство (ИУ) содержит блок 1 экстраполяции и квантования; первый регистр 2 подынтегральной функции при короткой разрядной сетке или младших разрядов подынтегральной функции при удвоенной разрядной сетке; второй регистр 3 подынтегральной функции для хранения старших разрядов при удвоенной разрядной сетке; регистр 4 приращения подынтегральной функции; первый двухвходовый сумматор 5 для формирования новых значений ординат подынтегральной функции; девятый вход 6, по которому в ИУ из устройства управления (УУ) поступает признак Пь имеющий единичное значение в режиме вычислений с короткой разрядной сеткой и и при прохождении младших разрядов подьштегральной функции при5 удвоенной разрядной сетке; десятый вход 7,по которому в ИУ из УУ поступает признак П, имеющий единичное значение в режиме вычислений с удвоенной разрядной сеткой при прохождении старших разрядов подынтег ральной функции; первый дополнительный элемент И 8, обеспечивающий прохождение подынтегральной функции с выхода первого регистра 2 подынтегральной функции при наличии признака П второй дополнительный элемент 15 И 9, обеспечивающий прохождение подынтегральной функции с выхода второго регистра 3 подынтегральной функции при наличии признака П; первый дополнительный элемент ИЛИ 10, обеспечивающий прохожде ние подынтегральной функции в режимах короткой и удвоенной разрядной сетки на вход первого сумматора 5; шестой вход 11, по которому в ИУ из УУ поступает признак Пр, формирования нового значения подынтеграль ной функции; пятый вход 12, по которому вИУ из УУ поступает инверсия признака Пр, формирования нового значения подынтегральной функции; первый элемент И 13, предназначенный для переписи в первый и за второй регистры 2, 3 подынтегральной функции неизменного значения подынтегральной функции при отсутствии признака Пр второй элемент И 14, обеспечивающий прохождение в первый и второй регистры 2, 3 подынтегральной функции нового значения подынтегральной функции при наличии признака Пр первый элемент ИЛИ 15, управляющий прохождением нового или неизменного значений подынтегральной функции; третий дополнительный элемент И 16, пропускающий при наличии признака П, в первый регистр 2 подынтегральной функции подынтегральную функцию при короткой разрядной сетке или ее младшие разряды при 45 удвоенной разрядной сетке; четвертый дополнительный элемент И 17, пропускающий при наличии признака П во второй регистр 3 подынтегральной функции старшие разряды поды нтегральной функции при удвоенной 50 разрядной сетке; второй выход 18, по которому из первого и второго регистров 2, 3 ИУ в запоминающее устройство (ЗУ) поступает новое или неизменное значение подынтегральной функции; узел формирования прираще ния интеграла 19; третий вход 20, по которомуиз блока хранения подынтегральной функции ЗУ поступают приращения подынтегральной функции и подынтегральная функция, вычисленная в предыдущем шаге интегрирования, в 60 регистры 2, 3, 4 и узел формирования приращения интеграла 19; второй вход 21, по которому в узел формирования приращения интеграла 19 из блока хранения переменной интегрирования ЗУ поступают прирашения пе ременной интегрирования; четвертый вход 22, 526927по которому в ИУ из УУ поступает признак инверсии знака приращения интеграла П,- преобразователь кода 23, обеспечивающий инверсию знака приращения интеграла при наличии признака П:. второй двухвходовый сумматор 24 для формирования частичных сумм неквантованных приращений интегралов; первый регистр 25 частичных сумм неквацтованных приращений интегралов при короткой разрядной сетке цлц старших разрядов частичных сумм при удвоенной разрядной сетке; второй регистр 26 частичных сумм для младших разрядов частичных сумм неквантованных приращений интегралов прц удвоенной разрядной сетке; седыой вход 27, по которому в ИУ из УУ поступает признак окончания формирования переменной штегрировацця Пц, восьмой вход 28, по которому в ИУ из УУ поступает ицвеосия признака окончания Формирования переменной тсгвирования Пее,етвертый э,.емецт И 2 е). с помощью которого осуществляется стцраццс частичной суммы прцращс)ци интегралов в нервом и втором регистрах 25, 26 частичных сумм по признаку Пп,окончация формировашя приращений на выходе сумматора 24; третий элемент И 30, предназначенный для пропускация неквантовацного приращения переменной с выхода гторого сумматора 24 в блок 1 для экстраполяции и квантования; одц 1 надцатый вход 31, по которому в ИУ нз УУ поступает признак режима вычислений с удвоЕц)ОЙ ря ЗрядцОЙ СЕтКОй Пут, Л Всца д 1 аТЬ вход 32, по которому в ИУ цз УУ постпает инверсия признака режима вычислеций с удвоенной разрядной сеткой Пут; пятыц дополнительный элемент 33, замыкаощцй выход первого регистра 25 частичных сумм ца вход второго регистра 26 частиц ых сумм в режиме вычислений с удвоенной разрядной сеткой (П = - 1); седьмой дополнительный элемент И 34, обеспечиваоццй ппохождснце частичных су мм неквантовангых 1 рцращений интегралов при короткой разо "дцой сетке (П =1); шестой дополнительный элемец г И 35, обеспечивающий прохождение частичных сумм неквантованных прцращсццй ицт(угралов в режиме вычислешй с удвоенной разрядной сеткой; второй дополч:тельный элемент ИЛИ 36, обеспечивающ: й прохожден),е частичных сумм неквантовацных приращений интегралов на вход второго смматора 24; первый вход 37, по которою в блок 1 ИУ из блока хранения квантоваццых значений приращений и остатков ЗУ поступают приращения пеоеменной и остаток, полученный при квантовании приращения персуанной в предыдущем интегрировании; псрвый в),.ход 38, по которому из блока 1 экстраг.олш,ш ц квантования ИУ в блок храцсц.я . ацтова- ных значений приращений и остатков У поступают квацтовацные и экстраполированные прирацец я ц цовый остаток квантования.В предлагаемом интегрирующем устройстве алгоритм функционирования может быть представлен в виде; 5ь рг (Е-.1)У р (Е - 1)ЛУП, ре 1, если р)й;ЛУ 10 П" , если е(АЛУЛУаг(Е) ЛУ20 ег. =О, 1 еее - 1;- М 1 21 р,(е 1) = У П+ (2)ттге+ )тр,е) Пу, +251 . - ЕтП Ч рт (Е 1)ус. 2ургЛУ ЛЯ.ргЕт (Е) Е 7 Е г (Е+1)- ЕЕ 30 Чрг(Е 1) ЧУрг(Е - ) Чг(Е - ) ЛУ ЛУ ЛУ а=О, 1 ее( - 1; 35 Ф т(Е.1)1 1 Фрд(е+1) ( 1 иЬУ Ее (Е . 1) Ч (Е Ц 40 Е (Е, 1) -1Ег (Е 1)У, ОУЫгде Прг, П, - коммутационные признаки выборки приращении переменных Ур и У в К- ом интегрировании;в 0 Ург(е+) - значение подынтегральцой функции Ур, в точке (е+1);Ур;, ) - значения младших М разрядовподыцтегральной функции в точке (Е+1);(о 15 20 25 зо 35 4 О У 2 рг(;+1) - значения старших К+1 разрядов подынтегральной функции в точке (1+1);Лс - разрядность подынтегральной функции в режиме короткой разрядной сетки без учета знака;Ч рг(1)-1) дг С + )- квантованные приЛУ Л) ращения подынтегральной функции и переменной интегрирования соответственно в точке (1+1);ЛУ - квант подынтегральной функции;Ч ррг(1.1)- неквантованное приращеЛУ ние интеграла, вычисленного в г-ом интегрировании в точке (1+1);Чрг (Е)- частичная суммма неквантоЛУванных приращений интегралов в точке (1+1); ЧУ 1+1(+1) - неквантованное приращениеЛУпеременной У 1, в точке (1+1);У- многоразрядное квантованЛУное приращение переменной У), в точке (1+1); ОУ- остаток квантования пеЛУременной У 1, в точке (1+1);и - количество разрядов приращений в режиме короткой разрядной сетки;ь - фсрмула численного интегрирования по Стилтьесу;Ч) Ф(1,2)ЛУрованное приращение переменной У 1, в точке (1+2);В"сс - постоянные коэффициенты, входящие в формулу экстраполяции приращений.В первом сумматоре 5 вычисляются новые значения подынтегральных функций Угр(;+и, В узле формирования приращений интегралов 19 по заданной формуле численного интегрирования по Стилтьесу 1(,г вычисляются приращения интеграла.Ф г 11которые при отсутствии приЛУзнака П проходят без изменения через преобразователь кода 23, а при наличии П знакФ г С - 1ПрИращЕНИй . Р 1 г(.+1) ИНВЕртИруЕтСя В ПрЕЛУобразователе кода 23. Во втором сумматоре 24 вычисленное приращение интеграларрг (1+1)ЛУ- квантованное экстраполисуммируется с полученной ранее частичной суммой неквантованных приращений интеграловЧрг(ЛУ 45 50 55 60 65 В блоке 1 осуществляется вычисление экстраполированных значений приращений Ч /г (+2квантованных приращенийЛ) Суммирование приращений интегралов после интегрирования позволит упростить структуру блока суммирования приращений по сравнению со структурой блока суммирования на входе интегратора, Одновременно повышается точность вычислений и упрощается программа решения.Рассмотрим вычислительный процесс выполнения одной операции интегрирования в (1+1) - ом шаге решения.Выполнение операции начинается после поступления из запоминающего устройства пог 1-1 третьему входу 20 приращения Ч рг()ЛУ в регистр приращений 4, "( " ) (сг=0,1,ЛУ, т - 1)в узел формирования приращений интеграла 19, подынтегральной функции Упри короткой разрядной сетке или младших разрядов подынтегральной функции Упри удвоенной разрядной сетке в первый регистр 2 подынтегральной функции, старших разрядов подынтегральной функции Упри удвоенной разрядной сетке во второй регистр 3 подынтегральной функции, по второму входу 21 приращений( =.0,1 т - 1)ЧЛУ в узле формирования приращений интеграла 19, Кроме того, при выполнении экстраполяции и квантования по первому входу 37 в блок 1 экстраполяции и квантования из запоминающего устройства поступает остатокОУ ЧУ СЛУи приращения ( 1 (с.=0,1 ,ЛУт=1).После занесения в интегрирующее устройство необходимой для начала вычислений информации значение ординаты при короткой разрядной сетке или младшие разряды ординаты при удвоенной разрядной сетке при наличии признака П, на девятом входе 6 через первый дополнительный элемент И 8 и первый дополнительный элемент ИЛИ О поступают на второй вход первого сумматора 5 с выхода первого регистра 2 подынтегральной функции, Старшие разряды ординаты при вычислениях с удвоенной разрядной сеткой поступают на второй вход первого сумматора 5 с выхода второго регистра 3 подынтегральной функции при наличии признака П, на десятом входе 7 через второй дополнительный5 10 15 20 25 приращение Зо 35 элемент И 9, первый дополнительный элемент ИЛИ 10. Одновременно на первый вход первого сумматора 5 поступает приращениеЧ рг(е) из регистра приращения 4. С выхода первого сумматора 5 новое значение подынтегральной функции направляется в узел формирования приращения интеграла 19 и при наличии признака формирования нового значения подынтегральной функции П )ц на шестом входе 11 записывается в первый регистр 2 подынтегральной функции через второй элемент И 14, первый элемент ИЛИ 15, третий дополнительный элемент И 16 при наличии признака П, на девятом входе 6 или во второй регистр 3 подынтегральцой функции через второй элемент И 14, первый элемент ИЛИ 15, четвертый дополнительный элемент И 17 при наличии признака 1 П, на десятом входе 7. В случае наличия инверсии признака П, на пятом входе 12 неизменные разряды подынтегральной функции с выхода первого дополнительного элемента ИЛИ 10 переписываются в первый регистр 2 подынтегральной функции через первый элемент И 13, первый элемент ИЛИ 15 и третий дополнительный элемент И 16 при наличии признака П, на девятом входе 6 или во второй регистр 3 подынтегральной функции через первый элемент И 13, первый элемент ИЛИ 15, четвертый дополнительный элемент И 17 при наличии признака П, на десятом входе 7.Полученное на выходе узла формирования приращения интеграла 19 приращение о т -Оутч) умножается в преобразователеЫи .кода 23 на коэффициент ( - 1) д/, и величина 5вг(к ) ) г 1)пс выхода последнегоЛГ направляется на первый вход второго сумматора 24, складывается с накопленной в предыдущих операциях суммой неквантованных приращений интегралов, поступающей на второй вход второго сумматора 24 с выхода первого регистра 25 частичных сумм при наличии инверсии признака удвоенной разрядной сет- П ца двенадцатом входе 32 через седы)ой дополнительный элемент И 34, второй дополнительный элемент ИЛИ 36 или с выхода второго регистра 26 частичных сумм при наличии признака удвоенной разрядной сетки П ца одиннадцатом входе 31 через шестой дополнительный элемент И 35, второй дополнительный элемент ИЛИ 36,. При вычислениях в режиме удвоенной разрядной сетки (П;=1) содержимое первого регистра 25 частичных сумм через пятый дополнительный элемент И 33 переписывается во второй регистр 26 частичных сумм. При наличии инверсии признака Пи, окончания формирования переменной интегрирования на восьмом 40 45 50 55 60 65 Ь 5.,входе 28 сумма " ) с выхода второЛ)го сумматора 24 через четвертый элемент И 29 проходит в первый регистр 25 частичных сумм, а через него и пятый дополнительный элемент И 33 прц удвоенной разрядной сетке (П), =1) во второй регистр 26 частичных сумм и запомццается до следу)огцей операции интегрирования, При наличии признака Пн, окончания формирования переменной интегрирования на седы)ом входе 27 величинаа(;) с выхода второго сумматора 24 ЛГчерез третий логический элемент И 30 поступает в блок 1 экстраполяции ц квантования.После окончания вычислений со второго выхода 18 в ЗУ заносятся значения У; прн Пр -- - 0 или У(;,) при П р,. -- 1, поступающие с выходов первого ц второго регистров 2 ц 3 подынтегральной функции, значения 7 й( 1)Г ОГ;прц П), =1 иЛГ( ), поступающие в ЗУ ЛГиз блока 1 экстраполяции и квантования с первого выхода 38.После заппсц результатов операции цз ЗУ выбирается информация, необходимая для вы.полнения следующей операции интегрирования. Выполнение этой операции аналогично предыд щей. Ф 01)мула цзооретснн 5 Ицтегриру)ощее устройство интегрирующей машины последовательного типа, содержащее блок экстраполяции и квантовацця, выход и псрвь(й вход которого соединены соответственно с первыми выходом ц входом устройства, два сумматора, первый регистр частичных сумм, узел формирования приращения, первые два входа которого подключены ко второму и третьему входам устройства, регистр приращения, вход которого подключен к третьему входу устройства, а выход соединен с первым входом первого сумматора, преобразователь кода, два входа которого подкл)очены соответственно к выходу узла формирования прира(цеция и четвертому входу устройства, а выход соединен с первым входом второго сумматора, первый регистр подыцтегральцой функции, первые вход ц выход которого подключены соответственно к третьему входу ц второх( выходстройства, первый элемент И, первый вход которого подключен к пятому входу устройства. а выход соединен с первым входом первого элемента ИЛИ, второй вход которого подключен к выходу второго элемента И, два входа которого подключены соответственно к выходу первого сумматора и шестому входу уст526927 12 Составитель И. Хазо Техред 3. Тараиеико едактор Н, Коляд рректор Н, Аук ПодписиСР Тираж 864омитета Совета Мипистрое 1 ений и открытий-35, Раушская наб., д. 4/5 Изд.628 ИПИ Государственног по делам изоо 113035, Москва,каз 2196 ипография, пр, Сапунова, 2 ройства, третий элемент И, входы которого подключены к выходу второго сумматора и седьмому входу устройства, а выход соединен со вторым входом блока экстраполяции и квантования, четвертый элемент И, входь, которого подключены к выходу второго сумматора и восьмому входу устройства, а выход соединен с входом первого регистра частичных сумм, отличающееся тем, что, с целью увеличения оыстродействия и расширения класса решаемых задач, оно содержит второй регистр частичных сумм, второй регистр подынтегральной функции, первый вход и выход которого подключены к третьему входу и второму выходу устройства, первый и второй дополнительные элементы И, первые входы которых подключены соответственно к выходам первого и второго регистров подынтегральной функции, а вторые входы подключены соответственно к девятому и десятому входам устройства, первый дополнительный элемент ИЛИ, входы которого подключены к выходам первого и второго дополнительных элементов И, а выход соединен со вторым входом первого сумматора, третьим входом узла формирования приращения и вторым вхолом первого элемента И, третий и четвертый дополнительные элементы И, первые входы которых подключены соответст венно к девятому и десятому входам устройства, вторые входы соединены с выходом первого элемента ИЛИ, а выходы подключены соответственно ко вторым входам первого и второго регистров полынтегральпой функции, 1 О пятый и шестой дополнительные элементыИ, первые входы которых подключены соотстственно к выходам первого и второго регистров частичных сумм, вторые входы подключены к одиннадцатому вхолу устройства, вы ход пятого элемента И соелинен со вхоломвторого регистра частичных сумм. седьмой дополнительный элемент И, два входа которого подключены соответственно к выходу первого регистра частичных сумм и к двенад цатому вхолу устройства, второй дополни.тельный элемент ИЛИ, лва входа которого подключены соответственно к выходам шестого и седьмого дополнительных элементов И, и выход соелинеп согорым входом второго 25 сумматора,