Вычислительное устройство

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСН ИХРЕСПУБЛИК 462364 4 С 06 С 7/16 АНИ БРЕТЕН ЕЛЬСТВУ(21) 42 (22) 28 енк ос СУДАРСТВЕННЫЙ НОМИТЕТ ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМИ ГКНТ СССР ВТОРСКОМУ СВИ 91614/24"2407.87(71) Томский политехнический институ им. Г.М.Кирова(56) ПатентСША М 3940603, кл. 235-195, опублик. 1976.Авторское свидетельство. СССР В 1282163, кл. С 06 С 7/16, 1985. (54) ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО (57) Изобретение относится к устройствам для вычисления выражения вида Р=у(х/я), где х, у, я - входные знакопеременные сигналы; и - показательстепени. Изобретение может быть использовано в аналоговых вычислительных машинах. Целью изобретения является повышение точности. Вычислительное устройство содержит входы сигнала делителя 1, сигнала делимого 2,сигнала сомножителя 3, с первого поодиннадцатый масштабные резисторы5-15, первый, второй и третий ограни"чительные диоды 16, 17 и 18, семьоперационных усилителей 19-25, шестьЛогарифмирующих транзисторов 26-31,пять антилогарифмирующих транзисторов 32-36, первый и второй транзисторы смещения 37 и 38, семь токоограничительных резисторов 39-45, первыйи второй нагрузочйые резисторы 46 и47, фазоинвертор 48, блок 49 определения знака сигналов, шину 50 нулевого потенциала. Работа устройстванована на реализации логарифмичеси,кого алгоритма. 3 ил.Изобретение относится к устройствам для вычисления Быряж.ниях ьу( ) где х, у, г - входные знакоперемен -ные сигналы;п - показатель степени,и может быть использовано н аналоговых вычислительных машинах. 1 ОЦель изобретения - повьшение точности устройства.На фиг.1 приведена функциональная:, фиг. 2 и 3 - функциональные схемы блока 15определения знака сигналов и Фаэоинвертора,На Фиг. - 3 обозначены входсигнала-делителя, вход 2 сигналаделимого, вход 3 сигнала сомножителя, 20выход 4, с первого по одиннадцатыймасштабные резисторы 5-15, три ограничительных диода 16-18, семь операционных усилителей 19-25, шестьлогарифмирующих транзисторов 26-31, 25пять антилогарифмирующих транзисторов 32-36, первый и второй транзисторы 37 и 38 смещения, семь токоогра-,ничительных резисторов 39-45, первыйи второй нагрузочные резисторы 46 и 3047, Фазоиннертор 48,. блок 49 опрецеления знака сигналов, шина 50 нулевого потенциала, вхоц 51 и выход 52Фазоинвертора 48,На Фиг.2 в схеме блока 49 опреде 3ления знака сигналов обозначены тривхода 53-55, прямой и инверсный .выходы 56 и 57, мультиплексор 58,первый, второй и третий преобразователи 59-61 уровня сигналов, вход 62 40логической единицы.На Фиг,3 в схеме Фаэоинвертора 48обозначены вход 51 и выход 52, восьмой операционный усилитель 63 двенадцатый и тринадцатый масштабные д 5резисторы 64 и 65.Вычислительное устройство работа-,ет следующим образом.Первый, второй,.третий и седьмойоперационные усилители 19-21 и 25, первый, второй, третий логарифмируюшиеи первый антилогарифмирующий транзисторы 26-28 и 32, первый, второй,третий, седьмой, восьмой, девятый,десятый, одиннадцатый, масштабныеи первый и второй токоограничительные резисторы 5-7, 11 - 15, 39 и 40образуют однокводрентнь 1 йлогарифмический вычислитель, реализующий виражение вида (1) с однополярными входными сигналами (отрицательными вслучае использования р-.и-р-транзисторов, как это показано на фиг,1).Девятый и десятый масштабныерезисторы 13 и 14 могут быть заменены потенциометром для плавного изменения коэффициента деления реэистивного делителя, образованноговосьмым, девятым, десятым и одиннадцатым масштабными резисторами 12-15.Двухполярные напряжения на входе1 сигнала делителя г, входе 2 сигнала делимого х и входе 3 сигналасомножителя у преобразуются в однополярные токи логарифмирующих транзисторон логарифмического вычислителя с помощью выпрямительнЫх схем,образованных соответственно четвертым масштабным резистором 8, четвертым логарифмирующим и четвертымантилогарифмирующим транзисторами29 и 35, четвертым операционнымусилителем 22, четвертым токоограничительным резистором 42 и первымограничительным диодом 16 по входу1, пятым масштабным резистором 9,пятым логарифмирующим и пятым антилогарифмирующим транзисторами 30 и.36,пятым операционным усилителем 23,пятым токоограничительным резистором43 и вторым ограничительнм диодом17 по входу 2 и шестым масштабнымрезистором 10, шестым логарифмирующим и вторым антилогарифмирующимтранзисторами 31 и 33, шестым операционным усилителем 24, третьим токоограничительным резистором 41 и третьим ограничительным диодом 18 повходу 3,При появлении сигнала положительной полярности на каком-либо из входов устройства, например на входе 2сигнала делимого, обратная связьпятого операционного усилителя 23замькается через пятыи логарифмирующий транзистор 30 и пятый токоограничительный резистор 43., В силу идентичности параметров и режима работыпятого логарифмирующего и пятогоантилогарифмирующего транзисторов30 и 36 их коллекторные токи равныи определяются величиной пятого масштабного резистора 9, Если величинапоследнего вдвое меньше, чем второгомасштабного резистора,б, то коллекторный ток второго логарифмирующеготранзистора 27 будет равен по вели4 4где и - масштабный коэффициент резистивного делителя.Третий операционный усилитель 21 через первый токоограничительный ре зистор 39, переход эмиттер - база третьего логарифмирующего транзистора .28 устанавливает коллекторный ток последнего пропорциональным модулю сигнала с входа 3. Напряжение на эмиттерах первого и третьего антилогарифмирующих транзисторов 32 и 34 при этом на зависит от полярностей входных сигналов и равно1 о 8 у + п(1 о 8 х - 1 оР г), (5)При нулевых напряжениях на базах идентичных первого и третьего антилогарифмирующих транзисторов их кол лекторные токи равны и пропорционалв" ны выходному сигналу устройства:апе 1 о 81 о 8 у + п(1 о 8 х - 1 о 8 г)= - у(-) (6)г 46236.Проводящим состоянием первого и третьего антилогарифмирующих транзисторов 32 и 34 управляет блок 49 определения знака сигналов, являющийся по принципу действия логическим автоматом, выходные сигналы которого являются логической функцией иьжодных сигналов третьего, четвертого и пятого операционных усилителей 22; 23 и 24. При единичном сигнале на прямом выходе 56 этого блока открывается первый транзистор 37смещения и его коллекторный ток соз" дает падение напряжения на первом нагруэочном резисторе 46, запирающее первый-антилогарифмирующий транзистор 32Появление единичного сигнала на инверсном выходе 57 приводит к запиранию третьего антилогарифмирующего транзистора 34 с помощью седьмого токоограничительного резистора 45, второго транзистора 38 смещения и второго нагрузочного резистора 47. Транзистора 37 и 38 смещения необ" ходимы для исключения влияния уровня логического нуля выходных сигналов блока 49 определения знака сигналов на потенциал базы первого и второго антилогарифмирующих транзисторов 32 и 34,В зависимости от требуемого знака выходного сигнала такой режим обеспечивается всегда только для одного из этих транзисторов, второй иэ них запирается за счет смещения потенчине, но противоположен по направлению току второго масштабного резисто. ра 6, определяемого сиГналом 2 входасигнала делимогоСигнал отрицатель 5ной полярности на этом входе приводит к запиранию пятого логарифмирующего транзистора.30 и замыканию обратной связи пятого операционногоусилителя 23 через второй ограничительный диод 17. Поскольку приэтом коллекторный ток пятого антилогарифмирующего транзистора 36 равеннулю, то коллекторный ток второгологарифмирующего транзистора 27 целиком определяется вторым масштабнымрезистором 6.Выходное налряжение пятого операционного усилителя 23 практическискачкообразно меняется с отрицательного на положительное с перепадом,превышающим 1 В, Поэтому это напряжение используется в качестве логического сигнала, несущего информациюо знаке напряжения-. сигнала на входе 252 сигнала делимого,Аналогично осуществляется выпрям-.ление сигналов на других входах устройства. Таким образом, режим работыпервого, второго и третьего логариф- ЗОмирулцих транзисторов 26-28 не зависит от полярностей входных сигналов, Первый операционный усилитель19 по цепи; второй токоограничитель,ный резистор 40, переход эмиттер -база первого логарифмирующего тран-,.зистора 26, задает ток коллектора,который равен суммарному току, определяемому первым масштабным резистором 5 и током. коллектора четвертогоантилогарифмирующего транзистора 35,и пропорционален модулю сигнала свхода 1 сигнала делителя. При этомнапряжение на переходе база - эмиттер первого логарифмирующего транэистора 26 равно логарифму сигналас входа 1. Второй операционный усилитель 20 по цепи: девятый и восьмоймасштабные резисторы 13 и 2, переходы эмиттер - база первого и второ.го логарифмирующих транзисторов,26и 27, задает ток коллектора последнего, пропорциональный модулю сигнала с входа 2. При этом на восьмоми одиннадцатом масштабных резисторах12 и 15 формируются соответственносигналы10 К х - 1 оВ г, (3)п(1 оя к - 1 о 1, г), (4)2364 10 15 30 35 40 15 50 5 46цияля базы на величину 250-300 мВ,Отрицательный знак напряжения на выходе седьмого операционногЬ усилителя 25 соответствует работе первогоантилогарифмирующего транзистора 32,а для получения положительной полярности работает третий антилогарифМирующий транзистор 34, коллекторныйток которого инвертируется фазоинвертором 48,Функцией блока 49 определениязнака сигналов является задание поМрности выходного сигнала устройЬтва при различных сочетаниях знаковвходных сигналов, причем этя зависиМость может быть установлена любой,Например соответствующей естественНой алгебраической или множительноделительных операций, так и другоговида, например, независимой от измеения заков входных сигналов, Каклюбая логическая схема, блок определения знака сигналов может иметьрольшое количество вариантов реализации, что не является принципиальнымля достижения поставленной целиВыполнение этого блока на основе Мультиплексора логических сигналовпозволяет легко назначить и реализовать любую требуемую зависимостьМежду знаками выходного и входныхсигналов устройства. Так, естественная зависимость, характерная для восПроизведения множительно-делительныхопераций,(п=1), реализуется, как показано на фиг.2, подключением четырех информационных входов мультиПлексора к дине нулевого потенциала,а на четыре других входа 62 долженбыть подан сигнал логической единицы,что соответствует четырем сочетаниямзнаков входных сигналов иэ осьмивозможных как для положительного,так и для отрицательного значениявыходного сигнала. Использование страбирующего входа Ч мультиплексора"58 позволяет по желанию пользователя исключить зависимость знака выходного сигнала от знаков входных сигиналов, т.е. получать модуль выходного сигнала устройства, Согласование уровней выходных сигналов четвертого, пятого и дестого операционных усилителей и уровней входных логических сигналов мультиплексора осушестнляют преобразователи 59 - 61 уровня.Функцией фязоинверторя 48 является инвертиропяние коллекторного тока третьего антилогарифмирующего транзистора 34 для получения положительной полярности выходного сигнала устройства,.5Во з можно не сколько н ариан то в выполнения этого блока, при этом необходимо только., чтобы укаэанный блок обеспечивал небольшое напряжение на входе - не более 100 мВ, иимел стабильный легко регулируемыйкоэффициент передачи, Этим требованиям удовлетворяет инвертор тока,изображенный на фиг.3. Токовый ха-рактер выходного сигнала этой схемы позволяет в сравнении с инверторами напряжения уменьшить влияние напряжений смещений седьмого и восьмого операционных усилителей 25 и 63 на результат преобразования и использовать меньшее количество точных масштабирующих резисторов,Возможно некоторое упрощение предлагаемого устройства за счет исключения из его схемы первого транзистора 37 смещения и дестого токоограничительного резистора 44, При этомпервый антилогарифмирующий транзистор 32 будет работать при обоих полярностях, а третий антилогарифмирующий транзистор 34 - только при отрицательных значениях выходного сигналя устройства, двухполярность которого будет обеспечена при коэффициенте передачи фазоинвертора 48, равном2, Недостатокустройства при такомисполнении обусловлен двухкратнымувеличением влияния смещения восьмогооперационного усилителя 63, входящегов состав фаэоинвертора 48. Формула изобретения Вычислительное устройство, содержащее шесть операционных усилителей, инвертирующие входы которых соединены с первыми выводами соответствующих масштабных резисторов и с коллекторами соответствующих логарифмирующих транзисторов, второй вывод первого масштабного резистора является входом сигнала делителя устройства, входам сигнала делимого которого является второй вывод второго масштабного ре-. зистора, седьмои масштабный резистор, подключенный между инвертирующим входом и выходом седьмого операцион" ного усилителя, фазоинвертор, блок определения знака сигналов, первый62364 8 1 О 15 20 25 30 35 40 45 50 1 14 и второй антилогарифмирующие транзисторы, к инвертирующему входу седьмого операционного усилителя подключен коллектор первого антилогарифмирующего транзистора, эмиттер которого соединен с эмиттером третьего логарифмирующего транзистора и через первый токоограничительный резистор соединен с выходом третьего операционного усилителя, эмиттеры первого и второго логарифмирующих транзисторов через второй токоограничитель" ный резистор соединены с выходом пер". вого операционного усилителя, эмиттер шестого логарифмирующего и второго антилогарифмирующего транзисторов через третий токоограничительный резистор подключены к выходу шестого операционного усилителя, эмиттер четвертого логарифмирующего транзистор через четвертый токоограничительный резистор соединен с выходомчетвертого операционного усилителя, первый, второй и третий ограничительные, диоды, катод каждого из которых соединен с инвертирукицим входома анод соединен с выходом соответственно четвертого, пятого и шестого операционных усилителей, пятый токограни-. чительный резистор, восьмой, девятый, десятый и одиннадцатый масштабные резисторы,-первые выводы восьмого и девятого масштабных резисторов соединены с базой первого логарифмирующего транзистора, второй вывод девятого и первый вывод десятого масштабных резисторов соединены с выходом второго операционного усилителя, второй вывод восьмого и первый вывод одиннадцатого масштабных резисторов соединены с базами второго логарифмирующего и второго антилогарифмирующего транзисторов и подключены к шине нулевого потенциала, о т л ич а ю щ е е с я тем, что, с целью повышения точности, в него введены третий, четвертый и пятый антилогарифиирующие транзисторы, первый и второй транзисторы смещения, шестой и седьмой токоограничительные резисторы, первый и второй нагрузочные резисторы, причем эмиттер первого антилогарифмирующего транзистора соединен с эммитером третьего антилогарифмирующего транзистора, коллектор которого подключен к входуфазоинвертора, выход которого соединен с инвертирующим входом седьмогооперационного усилителя, выхОд которого является выходом устройства,выход пятого операционного усили-.теля через пятый токоограничительныйрезистор соединен с эмиттером пятогологарифмирующего и пятого антилогарифмирующего транзисторов, эмиттерчетвертого антилогарифмирующего транзистора соединен с эмиттером четвертого логарифмирующего транзистора,коллекторы четвертого, пятого и второго антилогарифмируюцих транзисторов подключены к инвертирующим вхо;дам соответственно первого, второго.и третьего операционных усилителей,вторые выводы десятого и одиннадцатого масштабных резисторов подключены к базе третьего логарифмирующего транзистора, вторые выводы пятогои шестого масштабных резисторов соединены с вторыми выводами соответственно второго и третьего масштабных резисторов выходы четвертого, пятого и шестого операционных усилителей подключены соответственно к первому,второму и третьему входам блока определения знака сигналов, прямой иинверсный выходы которого соответственно через шестой и седьмой токоограннчительные резисторы подключенЫк эмиттерам соответственно первогои второго транзисторов смещения,коллектор первого транзистора смеще.ния соединен с базой первого антилогарифмирующего транзистора и с первым выводом первого нагрузочного резистора, коллектор второго транзистора смещения соединен с базойтретьего антилогарифмирующего транзистора и с первым выводом второгонагруэочного резистора, базы первогои второго транзисторов смещения,вторые выводы первого и второго нагрузочных резисторов, базы второго,четвертого и пятого.антилогарифмирующих транзисторов, базы четвертого,пятого и шестого логарифмирующихтранзисторов подключены к шине нулевого потенциала,1462364 Составитель Н,ЗайцевРедактор А.Огар Техред Л,Сердюкова Корректор Л.Пилипе водственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина,10 П аказ 716/50 Тираж 667НИИПИ Государственного комитета по113035, Москва, ЖПодписноеобретениям и открытиям при ГКНТ СССРаушская наб д. 4/5