Устройство для декодирования манчестерского кода

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК ПИСАНИЕ ИЗОБРЕТЕАВТОРСКОМУ СВИДЕТЕЛЬСТВУ 1 ЦБВЗд;с и вычисСРгурский о СССР1972. 982. ЛЯ ДЕКОДИРОВАНИДА(57) Изобрете передачи данн е относится к области и предназначено дляГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТ(71) Институт электроникилительной техники АН Латв(56) Авторское свидетепьсУ 457183, кл, Н 04 Е 7/02Патент ФРГ Ф 3230836,кл, Н 04 Ъ 25/48, опублик 980 1383510 декодирования манчестерского кода ввысокоскоростнь 1 х локальных сетяхпередачи даннь 1 х. Цепью изобретенияявляется повыщение достоверности,Устройство декодирует сигнал манчестерского кода, поступающий на информационный вход 1, выдает его в последовательном коде на выход 8, формирует тактовые импульсы на выходе 6и сигнал окончания преамбулы на выходе 13. Устройство содержит блок 2дифференцирования, элемент 3 задержки, синхронизатор 4, делитель 5 частоты, регистр 7 сдвига, блок 9 сравнения, вход 10 "Сброс", триггер 11,элемент ИЛИ-НЕ 12 и выход 13 индикации момента окончания преамбулы, 4 илИзобретение относится к областипередачи даццых и предназначена дляиспол завация в сетях передачи даццых,5Цепью изобретения является повышение достоверности устройства.На фиг. 1 представлена структурная схема устройства; на Фиг. 2функциональная схема синхронизатора, 1 Она фиг. 3 - блок сравнения, на фиг,4 -временные диаграммы, поясняющие. работу устройства.Устройство для декодирования манчестерского кода содержит ,фиг,1) информационный вход 1, блок 2 деффиренцирования, элемент 3 задержки, синхронизатор 4, делитель 5 частоты,второй выход 6 тактовых импульсов,регистр 7 сдвига, третий выход 8 по Оследовательного кода, блок 9 сравнения, вход 10 "Сброс", КБ-триггер11, элемент ИЛИ-НЕ 12 и первый выход13 индикации момента окончания преамбулы. 25Синхронизатор содержит (Фиг.2)элемент ИЛИ-НЕ 14 и элемент 15 задержки, Блок сравнения содержит(Фиг.3) сумматоры 1 бпо модулюдва и элемент ИЛИ 19, Временные диа Ограммы (Фиг,4, пронумерованы в соответствии с номерами блоков на Выхокоторых фарм 1 уотся эти сигналы,Блок 2 дифференцирования можетбыть реализован на сумматоре по модулю цва, один вход которого непосредственно подключен к входу 1, авторой вход подключен к первому вхо-ду через элемент задержки, Длительность выходного импульса блока 2дифференцирования выбирают около половины периода выходного сигнала синхронизатора 4, что ссставляет 174периода следования битов, если частота на выходе синхронизатора 4 вдвоепревьппает частоту следования батов,КоэФФициент деления делителя 5частоты выбирается в соответствии ссоотношением между частотой выходного сигнала синхронизатора 4 и час -5 Отатой следования битсв, Минимальныйкоэффициент деления равен двум,Воздействие импульса па входу установки приводит к появлению на выходеделителя 5 частоты логического состояния (например.,"Лог.1), блокирующего регистр 7 сдвига,Разрядности регистра 7 сдвига иблока 9 сравнения ранцы и выбираются в соответствии са структурсй Иецмбулы, Цля преамбулы 01011 ра.:рядность це мецее трех. Для определенности принято, чта сдвиг ццфсрмаццив регистре 7 выполняется по положительному фронту сигналя ца его тактовом входе,состояние "Лаг 1" цауправляющем входе блокирует сдвиг(регистр переходит в режим хранения).Блок 9 сравнения выполняет папарное сравнение битов, поступающих цаего входы. Порядок сравнения битовдолжен соответствовать структуре преамбулы, Сумматоры 17 и 18 по модулюдва выдают "Лог,О" при совпадениилогических состояний на их входахи "Лог.1" при несовпадении. Выходнойсигнал сумматора 1 б инверсен сигналусумматоров 17 и 18.Устройство работает следующимобразом.До прихода пакета (манчестерскагокода) на входе 1 есть одно из двухлогических состояний, например "Лог.О". Тогда на выходе блока 2 дифференцирования импульсы отсутствуют, навыходе синхронизатора 4 имеются импульсь, следующие с собственной частотой синхронизатора 4, например,вдвое превышающей частоту следованиябитов а на вьгходе делителя 5 частоты - сигнал деленной частоты, в данном случае - ца два, На вьходах регистра 7 сдвига имеется то же логическое состояние, что и ца входе 1,поскольку происходит сдвиг информации, На выходе блока 9 сравнения имеется "Лаг.1", обозначающая несовпадение имеющейся комбица;ии битовна выходах разрядов регистра 7 сконцом преамбулы, Триггер 11 сброшен,ца его выходе - Лог,О, На выходеэлемента ИЛИ-НЕ 12 - "Лог,О", таккак имеется "Лог.1" на выходе блока9 сравнения,После прихода ачала пакета устройства выпслняет две процедуры впроцессе Формирования тактово;а сигнала на выходе б: частотная и Фазовая синхронизация выходного сигналасинхронизатора 4 к переходам входного си нала и фазировацце ц-лителя5 частоть, по результату декодирования конца преамбулы, Первая процедуравыполняется це 1/рерывьо в течение Всего времени приема гакета и;ризадитк устранению частотной и фазацайпогрешностей между выходным сигналамси (х Е(си л тс(рс ( ( ли ми Оч. тл- ;И П 1 ИХ ,(РсХс (Хс(,Ис ( ГИГЦЛ - Ел . у(етсм их (1(стуку сиий. Ят(рая процедура ргали у.:тГя одпокрдтцО15 цо может быть повтор цд дтя повышения цлдежиости Оил уГ Э 1 лпяет цеодеоэцач ность тактоцги О Гигидпд, полученного В ре з ул ьтдте де пня частоты выходного сигнала синхронизатора 4. Рассмотрим реализацию этих процедур,Пусть нд Вход 1 начинает поступать пакет (кадр) данных (фиг,4, диаграмма 1). Тогда по каждому переходу входного сигнала на выходе блока 2 дифференцирования Формируется импульс, поступающий ца синхронизатори сдвигающий его собственную частоту до совпадения с частотой следования переходов на входе 1, За счет эффекта синхронизации (захвата собственной частоты частотой внешнего сигнала) также устраняется ц фазоваядрожь выходного сигнала синхронизатора 4 относительно среза импульсов 25 с выхода блока 2 дифференцирования и, как следствие, относительно переходов сигнала на входе 1.После деления на два на выходе делктеля 5 частоты образуется сигнал с частотой следования обязательных переходов. Б момент начала пакета на выходе, целителя 5 частоты может оказаться как состояние "ЛогО" (ситуация А), так и "Лог1" (ситуация Б), Оба состояния равновероятны, однако в ситуации А тактовый сигнал формируется правильно и не требуется фазировать делитель 5 частоты, а в ситуации Б формируется инверсный (сдвину 40 тый на половину периода) тактовый сигнал и необходимо выполнить фазирование), Рассмотрим обе ситуации (фиг.4, группы А и Б диаграмм), учитывая, что с момента качала поступления пакета выходной сигнал синхронизаторасинхрснен сигналу на входной шине 1.Ситуация А. Каждый раз, когда на выходе делителя 5 частоты (например, на два) имеется "Лог.О", по соответствукщим положительным фронтам А 1, А 2. , А 6 (фиг,4) выходного сигнала синхронизатора 4 производится запись в младший разряд регистра 7 сдвига того логического состояния, которое присутствует ца его входе данных, а также сдвиг вправо слова ца выходах его разрядов. Зпемецт 3 задержки неОЕ(х(Г(и,(Е( Ь(сИпц : 4 Рп( -кл," и 11(т(итир(: ( с и,Еиил -т(рс . )Яии Об(р;тии (Х 1 8цос п(ис (сд Т( 11 О ,ц( Г( ь , ио ЯПЯСт Ет (И, , Ц(,(ММЛ (; ПО Фрое 1 уВ том. ет Е А " .(1 . 1 р по Фронту А - ".1,0" ис СЬ 1(ОТам А 5 и Аб - де "1 ОГ. 1" пс(црпд (признак коцед иредмбупы), 1)ричм ттосле фронта А 6 цд Вхотл регистрл 7 Оклзывается тлОВО 101011 (От старшего рд ряпд к Елтетеу) . Разрядность этого слова рдвцд рл трядцостц регистра 7, например, шес.тц разрядам (фиг.4), Это слово, кдк ц все претеьдуие, поступает на блок 9 Грлвцгция, ца Вь(ходе которого появляется ЛОг,О" (с)тг,4, диаграмма 9, группа А), ибс равны состояния в двух младших рл(з рядах, (что выявляется сумматором 16 (фиг.З), и попарно це равны дру. гие состояния между собой и с улов мянутыми разрядами, (что выявляется сумматорами 1718 (фцг,4, диаграмма 7, группа А) .Таким образом, в ситуации А В момент окончания преамбулы, выявленый блоком 9 сравнения, в младшем разряде регистра 7 установлено состо.,е;ие "Лог.1. Следовательцо, тактовый сигнал ца выходе 6 сфазирован правкпько, а на выходе элемента ИЛИ-НЕ 12 состояние не изменяется. При появлении упомянутого "Лог.О" на выходе блока 9 сравнения триггер 11 устанавливается в состояние "Лог,1", блокирующее элемент ИЛИ-НЕ 12 в течение времени приема пакета, Это же состояние, поступающее на выход 13 индикации момента окончания преамбулы (фцг.4 диаграмма 13) используется также для работы оборудования абонента локальной сети.Ситуация Б отличается тем, что в момент качала пакета состояние делителя 5 частоты инверсно ("Лог.1") его состоянию в ситуации А (Лог.О"), поэтому фронты Б 1 Б 5 записи инфор-. мации в регистр 7 сдвинуты относительно фронтов А 1.А 6 на период частоты выходного сигнала синхронизатора 4.Тогда в момент Б 5 окончания преамбулы на выходах регистра 6 появляется слово 010100, инверсное аналогичному слову в ситуации А. Срабатывает блок 9 сравнения, так как совпадают состояния двух младших раз рядов и опарно не сои;ц;кт го тянпя остальных разрядов лежу гобой иг соавпими разрядамп (фиг, , диаграммь 7 и 9, группа Б).Таким образом, в ситуации Б в млент окончания преамбулы в младшем1 азряде регистра 7 установлено состояние Лог,О", Следовательно, тактовый сигнал на выходе 6 инверсенребуемому, необходимо его сфазировать,1 а входах элемента ИЛИ-НЕ 12 имеется,Лог,О", поэтому на его выходе появляется положительный импульс (фиг,4, диаграмма 12, группа Б), длительность которого равна времени задержкитриггера 11, Этот импульс устанавливает делитель 5 частоты в состояние "Лог. 1" и этим на один такт заблокирует счет (фиг.4 диаграмма 6, 2 О1 руппа Б), делитель 5 частоты пропускает (не подсчитывает) один положительный фронт с выхода синхрониза 1 ора 4, и тем самым выполняется фаирование тактовых сигналов на выходе 6 - с момента окончания преамбулы выходные сигналы делителя 5 чаСтоты в ситуациях А и Б совпадают,Этим же реализуется и фазированиеработы регистра 7 - из-за "Лог. 1"на его управляющем входе в течениедополнительного такта, так что данные,,ледующие за последним битом преамулы, будут декодированы безошибочно.Если задержка триггера 11 мала, тоИмпульс на выходе элемента ИЛИ-НЕ 12Может оказаться недостаточной длигельности для установки делителя 5частоты в состояние "Лог.1" и блокировки счета, В этом случае между выходом триггера 11 и первым входом эле 4 ента ИЛИ-НЕ 12 включают элемент задержки.По окончании приема пакета (кадра)формируется сигнал, возвращающий устройство в исходное состояние. Этотсигнал поступает на вход 10 "Сброс"н возвращает триггер 11 в исходноесостояние "Лог,О",Описанная работа устройства неменяется, есличастота выходного сиг- "нала синхронизатора 4 превышает вцелое число раз частоту следованиябитов, и выбран соответствующий коэффициен деления делителя 5 частоты,На элементе И 1 И-НЕ 14 (фиг,2) собран генератор с задержанной (элемент15 задержки) обратной связью с ключевым управлением по первому входу элеме пта 11 И 1-Н 1, 14, В т ": пп плп.и(фи ., и рлл 2)хч блок 2диффер.нров 5 Н нмхо/е плРт;И 31 И-Н, 14 прсутеуст 311 Г. О посрезу упомянутого импульсаенеряторформирует очередной импульс независимо от момента формирования предыдущего импульса. Следовательно, обеспечивается жесткая синхронизация выходного сигнала генератора с синхрониэирующим сигналом вне зависимостиот дрейфа и ухода собственной частоты генератора,Таким образом, предлагаемое устройство формирует на выходе 6 тактовые сигналы, синхронные сигналу навходе 1, и декодирует входной сигнал -формирует на выходе 8- последовательный двоичный код,В процессе работы устройства возможны только две описанные ситуацииА и Б, и в обеих реализуется безошибочное декодирование входного сигналав более широком, чем в известном устройстве, диапазоне флуктуаций (фазовой дрожи) переходов входного сигналаДопуск на флуктуацию равен (фиг,4, диаграммы 2 и 4) половине периодачастоты выходного сигнала синхронизатора 4, что составляет 1/4 периодаследования битов.В частности, при увеличении временного интервала между переходамивходного сигнала соответственно сдвинут импульс на выходе блока 2 дифференцирования, в течение этого им- .пульса отсутствует очередной импульсна выходе синхронизатора 4. Следовательно, период выходного сигнала синхронизатора 4 может затягиваться надлительность выходного импульса блока 2 дифференцирования, т.е. на 1/4периода следования битов. При уменьшении временного интервала между переходами происходит уменьшение периода сигнала на выходе синхронизатора 4 за счет укорочения генерируемого им импульса, Такое уменьшениеможет достигать половины периода частоты сигнала на выходе синхронизатора 4, т.е 1/4 периода следованиябитов. Следовательно, предлагаемое устройство обладает повышенной достоверностью и обеспечивает безошибочное декодирование манчестерского кода при флуктуациях переходов до " 1/4периоля следования битов, что вдвое лучше, чем для известного.Устройство позволяет обновлять фазирование и синхронизацию что такФ5 же повьшает достоверность его работы по сравнению с известным, где невозможно фазирование тактовых сигналов сбой источника тактовых сигналов (блоки дифференцирования, элемент ИЛИ, одновибратор) приводит к неустранимым ошибкам приема. Обновление фазирования реализуется путем сброса триггера 11 по входу 10 в процессе приема, 15Дополнительное преимущество устройства заключается также и в том; что оно позволяет получить параллельный двоичный код на выходах разрядов регистра 7 и обеспечивает индикацию момента окончания преамбулы.Устройство можно рекомендовать для применения в высокоскоростных локальных сетях. Оно используется в экспериментальной быстродействующей локальной сети, разрабатываемой для обеспечения задач передачи информации в высокоскоростных распределенных системах.30формула изобретения Устройство для декодирования манчестерского кода, содержащее блок дифференцирования, хоп которого служит информационным входом устройства, элемент задержки, синхронизатор,триггер, выход которого соединен спервым входом элемента ИЛИ-НЕ и является первым выходом устройства, о тл и ч а ю щ е е с я тем, что, с целью повышения достоверности устройства, в него введены делитель частоты, регистр и блок сравнения, выходблока дифференцирования соединен через синхронизатор с тактовыми входами делителя частоты и регистра, выход делителя частоты соединен с управляющим входом регистра и являетсявторым выходом устройства, вход элемента задержки подключен к информационному входу устройства, выходэлемента задержки соединен с информационным входом регистра, выход нулевого разряда регистра соединен с первым входом блока сравнения, вторымвходом элемента ИЛИ-НЕ и являетсятретьим выходом устройства, выходыостальных разрядов регистра соединены с соответствующими вторыми входамиблока сравнения, выход которого соединен с входом установки в "1" триггера и третьим входом элемента ИЛИ-НЕ,вход установки в "О" триггера является входом "Сброс" устройства, выход элемента ИЛИ-НЕ соединен с управляющим входом делителя частоты,