Арифметическое устройство

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХ 12 РЕСПУБЛИК 6 Р 738 50 ьн тельство СССР7/38, 1978.льство СССРР 7/38, 1982 ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(57) Изобретение относится к областивычислительной техники и может бытьиспользовано для конвейерной обработки массивов чисел. Целью изобретенияявляется сокращение затрат оборудования. Поставленная цель достигаетсятем, что арифметическое устройство,содержащее элемент И и вычислительные блоки, каждый из которых содержит три регистра, сумматор-вычитатель, триггер, элемент ИЛИ, два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, три коммутатора, два элемента И и элемент НЕ, содержит элемент ИСКЛЮЧАЮЩЕЕ ИЛИ с соответствующими связями. 1 ил.Изобретение относится к вычислительной технике и может быть использовано при построении вычислительныхустройств для выполнения операцийумножения, деления, извлечения квадратного корня при обработке массивовмногоразрядных чисел.11 ель изобретения - сокращение затрат оборудования,На чертеже представлена схема Оарифметического устройства.Арифметическое устроиство содержит вычислительные блоки 1, каждыйвычислительный блок 1 содержит триггер 2, первый, второй и третий регистры 3, 4 и 5, первый элемент ИСКЛОЧАОЩЕЕ ИЛИ 6, сумматор-вычитатель7, второй элемент ИСКЛ 1 ОЧА)ОЩЕЕ ИЛИ 8,первый и второй элементы И 9 и 1 О,элемент ИЛИ 11, элемент НЕ 12, первый, второй и третий коммутатора 13,4 и 15, вход 16 тактовых импульсовустройства, первый, второй и третийинформационные входы 17, 18 и 19 устройства, вход 20 извлечения квадратного корня устройства, вход 21 умножения устройства, вход 22 деленияустройства, элемент ИСКЛ)ОЧА)ОЩЕЕ ИЛИ23, элемент И 24, первый, второй итретий информационные выходы 25, 26 30и 27 устройстваАрифметическое устройство работает следующим образом,В исходном состоянии информационные 17, 18 и 19 и управляющие 20, 21и 22 входы находятся в нуле.При операции умножения на вход 21 умножения подается единичный потенциал, а на входы 20 и 22 извлечения 40 квадратного корня и деления - нулевой потенциап,Множимое и множитель потупают соответственно на второй и третий ин Формационные входы 18 и 19 устройства, а на первый информациочный вход 17 устройства при этом посгупает нулевой потенциал.На третий управляющий вход комму татора 14 с выхода элемента ИЛИ 11 по поступает нулевой потенциал,По первому тактовому импульсу в триггер 2 первого вычислительного бло.ка 1, записывается единица, а в г 1 ервый, второй и третий регистры 3, 4 и 5 этого же вычислительного блока -соответственно нуль, множимое и множитель. Сигнал с выхода триггера 2 задает сумматору-вычислителю 7 операцию вычитание.Значения и-го и (п + 1) -го разрядов множителя поступают на входы элемента ИСКЛОЧА)ОНЕЕ ИЛИ 6, на прямом и инверсном выходах которого формируются соответственно единичные сигналы при неравенстве указанных разрядов.Информация с выходов элемента ИСКЛОЧАОЛЕЕ ИЛИ 6 проходит через элементы И 9 и 10 и поступает на первый и второй управляющие входы коммутатора 14.В зависимости от значений на первом и втором управляющих входах на выход коммутатора 14 передается сдвинутая на один разряд информация с выхода регистра 3 или сумматора-нычитателя 7,Информация с выхода второго коммутатора 14 первого вычислительного блока 1 поступает на вход первого ре 1гистра 3 (старших разрядов) и на вход первого разряда третьего регистра 5+ 1) -й разряд) второго вычислительного блока 12На остальные входы третьего регистра 5 второго вычислительного блока поступает множитель с третьего регистра 5, сдвинутый вправо на один разряц, Значение-го разряда множителя проходит через первый коммутатор 13 и поступает на информационный вход триггера 2 второго вычислительного блока 1 . Множимое с выходов вгорого регистра 4, кроме второго и третьего разрядов, поступает на входы соответствующих разрядов второго регистра 4 второго вычислительного блока 1 .Второй и третий разряд множимого проходит черезтретий коммутатор 15 на входы второго и третьего разрядов второго регистра второго вычислительного блока 1По второму тактовому импульсу информация с выходов первого вычислительного блока 1 записывается в триггер 2, в первый, второй, третий регистры 3, 4 и 5 второго вычислительного блока 1. Одновременно в первый вычислительный блок 1, записывается новая информация для выполнения операции умножения, В каждом вычислительном блоке выполняется одна интеграция алгоритма умножения, Результат умножения с удвоенной точностью снимается с выходов второго коммутатора 14 и с3 12902третьего регистра 5 вычислительногоблока 1При операции деления на вход, 22деления подается единичный .потенциал,а на входы 20 и 21 извлечения квад 5ратного корня и умножения - нулевойпотенциал,Старшие разряды делимого (первоеполуслово) поступают на первый вход17 устройства, а его младшие разряды О(второе полуслово) поступают на третий информационный вход 19 устройства, причем младший разряд второго полуслова поступает на вход первогоразряда этого информационного входа, 15Делитель поступает на второй информационный вход 18 устройства,Знаковые разряды делимого и делителя поступают на входы элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 23, сигнал с выхода которого проходит через элемент И 24и при равенстве 3 знаков устанавливает триггер 2 первого вычислительного блока в единицу.По первому тактовому импульсу информация с информационных входов 17,18 и 19 устройства записывается соответственно в регистры Э, 4 и 5 первого вычислительного блока 1 сумматор-вычитатель 7 которого выполняет 30вычитание или суммирование при соответственно единичном или нулевом значении триггера 2.Инверсное значение знака результата, полученное на выходе сумматоравычитателя 7, поступает на второйвход второго элемента ИСКЛЮЧАЮЩЕЕИЛИ 8, на первый вход которого поступает знак делителя,В случае равенства информации напервом и втором входе второго элемента ИСКЛ 10 ЧА 1 ОЩЕЕ ИЛИ 8 на выходе этогоэлемента получаем ноль, а в случаенеравенства - единицу, Информация свыхода второго элемента ИСКЛЮЧАЮЩЕЕ 45ИЛИ 8 проходит через первый коммутатор 13 и поступает на вход триггера2 второго вычислительного блока 1. Информация из выходов сумматоравычитателя 7, сдвинутая влево на один разряд, проходит через второй коммутатор 14 и поступает на входы старших разрядов первого регистра Э второго вычислительного блока. 55На вход младшего разряда данного регистра 3 поступает информация с выхода л -го разряда третьего регистра 5 первого вычислительного блока, про 99 4шедшая через соответствующий разряд второго коммутатора 14 данного вычислительного блока. Информация с. выхода ( + 1) -го разряда второго коммутатора 14 (знак частного) поступает на вход первого разряда третьего регистра 5 второго вычислительного блока 1. На входы остальных разрядов данного регистра 5 поступает информация с выходов третьего регистра 5 первого вычислительного блока 1 сдвинутая вправо на один разряд. Делитель с выхода второго регистра 4, крома второго и третьего разрядов, поступает на входы соответствующих разрядов второго регистра 4 вычислительного блока 1 , Информация с выходов второго и третьего разрядов второго регистра 4 проходит через третий коммутатор 15 и поступает на входы соответствующих разрядов второго регистра 4 второго вычислительного блока 1По второму тактовому импульсу информация с выходов первого вычислительного блока 1, записывается в триггер 2, в первый, второй и третий регистры 3, 4 и 5 второго вычислительного блока 1 Одновременно в первый вычислительный блок 1 записывается1новая информация для выполнения операции деления. В ка дом вычислительном блоке выполняется одна интерация алгоритма деления. Результат деления снимают с выходов ( ь - 1) -го разрядов третьего регистра 5 и (ь + 1) -го разряда второго коммутатора 14 вычислительного блока 1, причем информация на выходе (и - 1) -го разряда третьего регистра 5 является знаком результата, а информация на выходе( + 1) -го разряда второго коммутатора - младшим разрядом после прохождения данных через все вычислительные блоки 1. При извлечении квадратного корня на вход 20 подается единичный потенциал, а на входы 21 и 22 умножения и деления - нулевой потенциал. Старшие разряды подкоренного числа (первое полуслово) поступают на первый информационный вход 7 устройства, младшие разряды (второе полуслово) - на третий информационный вход 19 устройства, причем младший разряд второго полуслова поступает на вход первого разряда этого информационного входа. На второй информационный вход 18 устройства поступает ноль. На выходе эле 1290299мента И устанавливается единица, которая поступает на вход триггера 2первого вычислительного блока 1. Потенциал с входа 20 извлечения квадратного корня поступает на установочные входы в единицу третьего, четвертого, , (1+ 2)-го разрядов вторых регистров 4 соответственно первого 1 , второго 1 1-го вычисли Утельного блока и устанавливает дан Оные разряды регистров 4 в единицу.По первому тактовому импульсу втриггер 2 первого вычислительногоблока, записывается единица, а в первый, второй, третий регистры 3, 4 и 155 этого вычислительного блока - информация соответственно с первого,второго и третьего информационныхвходов 17, 18 и 19 устройства. Насумматоре-вычитателе 7 происходит вы. 20читание содержимого второго регистра4 (0.0100) из содержимого первсго регистра 3. Результат вычитания,сдвинутый влево на один разряд, проходит через второй коммутатор 14 и 25поступает на входы старших разрядов3 второго вычислительного блока 1.На вход младшего разряда данного регистра 3 поступает информация с выхода ь -го разряда третьего регистра 5 30первого вычислительного блока, прошедшая через соответствующий разрядвторого коммутатора 14 данного вычислительного блока,И.".версное значение знака результата вычитания, полученное на выходесумматора-вычитателя 7, поступает навторой вход второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 8, на первый вход которогопоступает ноль с выхода первого разряда второго регистра 4. В случае равенства информации на первом и втором входе второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 8 на выходе этого элементаполучают ноль, а в случае неравенства - единицу. Информация е выходавторого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 8проходит через первыи коммутатор 13,через ( + 1) -й разряд второго коммутатора 14 и поступает соответственно на вход триггера 2 и на вход первого разряда регистра 5 второго вычислительного блока 1 . Информация2с выходов второго регистра 4, кромевторого и третьего разрядов, поступает на входы соответствующих разрядов второго регистра 4 второго вычислительного блока 1 . На второй итретий разряд данного регистра поступает соответственно инверсное и п"ямое значение знака сумматора-вычитателя 7, прошедшее через третий коммутатор 15..Информация с выходов третьего регистра 5, сдвинутая вправо на один разряд, поступает на входы третьего регистра 5 второго вычислительного блока 1По второму тактовому импульсу информация с выходов первого вычислительного блока 1, записывается в триггер 2, в первый, второй и третий регистры 3, 4 и 5 второго вычислительного блока 1 . Одновременно в первый вычислительный блок 1, записывается новая информация для извлечения квадратного корня. В каждом вычислительном блоке выполняется одна итерация алгоритма извлечения квадратного корня.Результат извлечения квадратного корня получают на выходах второго регистра 4 вычислительного блока 1 после прохождения данных через все вычислительные блоки 1.Формула изобретенияАрифметическое устройство, содержащее элемент И и о вычислительных блоков (и -разрядность операндов), каждый из которых содержит три регистра, сумматор-вычитатель, триггер, элемент ИЛИ, два элемента ИСКЛ 10 ЧАЮЩЕЕ ИЛИ, коммутатор, второй коммутатор, два элемента И и элемент НЕ, причем информационные входы первого, второго и третьего регистров первого вычислительного блока соединены соответственно с первым, вторым и третьим информационными входами устройства, первый информационный выход устройства соединен с первыми л -разрядами выхода второго коммутатора последнего вычислительного блока, разряды, кроме младшего второго информационного выхода устройства, соединены соответственно с первыми оразрядами выхода третьего регистра последнего вычислительного блока, вход деления устройства соединен с первым входом элемента И, инверсный выход которого соединен с информационным входом триггера первого вычислительного блока, 1 -й разряд . (1 = 1,,ь) выхода третьего регистра-го вычислительного блока соединен с ( + 1) -м разрядом информационного входа третьего12902регистра (1+ 1) -го вычислительного блока,первых разрядов выхода второго коммутатора 1-го вычислительного блока соединены с информационным входом первого регистра (1 + 1) -го вычислительного блока, выход первого коммутатора 1-го вычислительного слока соединен с информационным входом триггера (1 + 1) -го вычислительного блока, вход тактовых импульсов уст ройства соединен с входами разрешения приема триггера, первого, второго и третьего регистров каждого вычислительного блока, вход извлечения квадратного корня устройства соеди нен с первым управляющим входом третьего коммутатора каждого вычислительного блока, вход умножения устройства соединен с первыми входами первого и второго элементов И и с 20 первым управляющим входом первого коммутатора каждого вычислительного блока, разряды выхода третьего коммутатора 1 -го вычислительного блока соединены (1 + 1) -м и (1 + 2) -м раз рядами информационного входа второго регистра (1 + 1) -го вычислительного блока, в 1-м вгпчислительнсм блоке выход триггера соединен с входом управления сумматора-вычитателя, пер вый информационный вход которого соединен с выходом первого регистра, а второй информационный вход - с выходом второго регистра, первый информационный вход первого коммутатора соединен с о -м разрядом выхода третьего регистра,и (и + 1) -й разряды . выхода которого соединены соответ- ственно с первым и вторым входами первого элемента ИСКЛЮЧА 1 йИЕЕ ИЛИ, 40 первый и второй входы второго элемента ИСКЛ 10 ЧА 1 ОШЕЕ ИЛИ соединены соответственно с первым разрядом выхода второго регистра и с инверсным первым Разрядом выхода сумматора-вычитателя, 45 второй информационный вход первого коммутатора соединен с выходом второго элемента ИСКЛРЧАНЙ 1(ЕЕ ИЛИ, ( -1) -й разряд выхода первого регистра соединен с 1 -м разрядом первого информационногс входа второго коммутатора, первый разряд первого информационного входа которого соединен с первым разрядом выхода первого регистра, 1 -е разряды второго и третьего информационных входов второго коммутатора соединены соответственно с (1 - 1)-м и (+ 1)-м разрядами выхода сумматора - вычитателя, первый 99 8разряд Второго информационного Входа и-й разряд третьего информационного входа второго коммутатора соединены соответственно с первым разрядом выхода сумматора-вычитателя и с-м разрядом выхода третьего регистра, первый и второй управляющие входы второго коммутатора соединены соответственно с выходами первого и второго элементов И, вторые входы которых соединены соответственно с инверсным и прямым выходами первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, первый управляющий вход третьего коммутатора соединен через элемент НЕ с вторым управляюШим входом третьего коммутатора, первый разряд псрвого информационного входа которого соединен с инверсным первым разрядом выхода сумматора-вычитателя, первый и второй разряды второго информационного входа третьего коммутатора соединены соответственно с (1+ 1) -м и (1+,2) -м разрядами выхода второго регистра, о т л и ч а ю п 1 е е с я тем, что, с целью сокращения затрат оборудования, оно содержит элемент ИСКЛРЧАКЙЕЕ ИЛИ, причем вход деления устройства соединен с первым входом элемента ИЛИ каждого вычислительного блока, первые разряды первого и второго информационных входов устройства соединены соответственно с первым и вторым входами элемента ИСКЛИЧАЖЩЕЕ ИЛИ, выход которого соединен с вторым входом элемента И, младший разряд второго информационного выхода устройства соеДинен с ( + 1) -м разрядом выхода второго коммутатора, вход извлечения квадратного корня устройства соединен с вторьпч входом элемента ИЛИ каждого вычислительного блока, выход второго регистра последнего вычислительного блока является третьим информационным выходом устройства, разряды, кроме (1 + 11 -го и (1 + 2)-го,выхода второгс регистра 1 -го вычислительного блока соединены с соответствуюшими разрядами информационного входа второго регистра (1 + 1) -го вычислительного блока, ( + 1) -й разряд выхода второго коммутатора -го вычислительного блока соединен с младшим разрядом инфсрмационного входа третьего регистра (1 + 1) -го вычислительного блока, причем в 1 -м вычислительном блоке выход второго элемента ИСКЛРЧА 1 ОЩЕЕ ИЛИ соединен с. ( + 1) -м разряДом второго информационного входа третьего1290299 Составитель А. КлюевТехред Л.Олейник орректор С. Ч Редактор М, Дылын Заказ 902/ Тираж 673 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий113035, Москва, Ж, Раушская наб, д. 5 лиграфическое предприятие, г. Ужгород, ул. Проектн роизводственно коммутатора, соединен с первым раэря" дом выхода сумматора-вычитателя, второй вход элемента ИЛИ соединен с. установочным входом (+ 2) -го разряда 10второго регистра, третий управляющийвход второго коммутатора и второйуправляющий вход первого коммутаторасоединен с выходом элемента ИЛ 1.