Параллельный сигнатурный анализатор

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИК 16 Иц 4 С 06 ПИСАНИЕ ИЗОБРЕТЕНИЯ ЕТЕЛЬСТВУ Н АВТОРСКОМ стт ых-разрядиблок индиключены к егистра,аторов поентов И,яются инф затора, авходам суммвой группыния режимоми группыю щ и й сшения точимяти,ОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(71) Ленинградское научно-произвовенное объединение "Буревестник"Ленинградский ордена Ленина инстиинженеров железнодорожного транспта,им.акад.В.Н.Образцова(56) Гордон Г., Натиг Х. Локализанеисправностей в микропроцессорныхсистемах при помощи шестнадцатиричключевых кодов. - "Электроника",1977, Р 56, с. 23-33.Уильмс Т.У., Паркер К.П. Проектрование контролепригодных устройст-ТИИЭР, Пер. с. англ 1983, т. 7В 1, с, 122-139, рис. 19. ПАРАЛПЕЛЬНЬЙ СИГНАТУРНЫЙ содержащий блок задания с-разрядный регистр, гдесть входной информации, ации, входы которого подвыходам -разрядного первую и вторую группы суммодулю два, группу элепервые входы которых явормационными входами аналивыходы подключены к первыматоров по модулю два перпервый выход блока зада-.в соединен с вторыми входа. элементов И, о т л и ч а - я тем, что, с целью повыости, он содержит блок паразрядный регистр (г и 801182523 А счетчик адреса, разрядные выходы которого подключены к адресным входам блока памяти, информационные входы г-разрядного регистра соединены соответственно с выходами старших г разрядов-разрядного регистра, выходы младших (с-г) разрядов которого подключены к старшим (-г) информационным входам блока памяти, младшие Г информационных входов которого соединены соответственно с выходами Г-разрядного регистра, выходы блока памяти подключены к соответствующим первым входам сумматоров по модулю два второй группы, вторые входы ко- Е торых соединены с выходами соответствующих сумматоров по модулю два первой группы, выходы сумматоров по модулю два второй группы подключены к соответствующим информационным входам-разрядного регистра, выходы которого соединены с соответетвующими вторыми входами сумматоров по модулю два первой группы, первый,второй и третий входы блока задания режимов являются соответственно входами "Пуск", Останов" и Чтение памяти" анализатора, четвертый вход блока задания режимов подключен к выходу переполнения счетчика адреса, второй выход блока задания режимов подключен к синхровходам -разрядного и г-разрядного регистров, третий выход блока задания режимов подключен к установочным входам-разрядного и Г -газрядного регистров и счетчика адреса, четвертый выход блока задания режимов подключен к входу чтения записи блока памяти, пятый выход блока задания режимов соединен1182523 со счетным входом счетчика адреса ивходом запрета обращения блока памяти. 2, Анализатор по п.1, о т л и ч а ю щ и й с я тем, что блок задания режимов содержит четыре триггера, два одновибратора, четыре элемента И, три элемента ИЛИ, элемент НЕ и генератор ймпульсов, выход которого соединен с первым входом первого элемента И, второй вход которого подключен к выходу первого триггера, единичный вход которого соединен с входом первого одновибратора и является первым входом блока, выход первого одновибратора соединен с нулевыми входами второго и третьего триггеров, первым входом первого элемента ИЛИ и через элемент НЕ с третьим входом первого элемента И и является третьим выходом блока, выход первого элемен- та ИЛИ подключен к нулевому входу четвертого триггера, информационный вход которого является четвертым входом блока, синхровход блока соединен с первым входом второго элемента И и .прямым выходом второго триггера., инИзобретение относится к вычислительной технике и предназначено длялокализации неисправностей цифровыхсхем по методу сигнатурного анализа,Целью изобретения является повышение точности.На фиг. 1 приведена блок-схемапараллельного сигнатурного анализатора; на фиг.2 - схема блока задания,режимов; на фиг.3 - временные диаграммы работы анализатора,Анализатор содержит группу 1 элементов И, первую 2 и вторую 3 группы сумматоров по модулю два, 9,-раз- .рядныи регистр 4, блок 5 йндикации, 15г-разрядный регистр б, блок 7 памяти, блок 8 задания режимов, счетчик9 адреса.Блок 8 задания режимов содержитгенератор 10 импульсов, элемент И 11,20триггер 12, одновибраторы 13 и версный выход которого соединен ссинхровходом третьего триггера, первыми входами третьего,и четвертогоэлементов И и является четвертым выходом блока, второй вход третьегоэлемента И является вторым входомблока, выход третьего. элемента И является вторым входом блока, выхоцтретьего элемента ИЛИ соединен снулевым входом первого триггера ивторым входом первого элемента ИЛИ,выход первого элемента И связан сосчетным входом второго триггера и свторыми входами второго и четвертогоэлементов И, выходы которых подключены к первым входам соответственновторого и третьего элементов ИЛИ,вторые входы которых объединены иподключены к выходу второго одновибратора, а выходы являются соответственно пятым и вторым выходами блока, выход четвертого триггера соединен с информационным входом третьего триггера и является первым выходом блока выход третьего триггера соединен с третьим входом четвертого элемента И, вход второго одновибратора является третьим входом блока. 2элементы И 15, элемент НЕ 16, элемент ИЛИ 17, триггеры 18 и 19, элементы И 20 и 21, триггер 22, элементы ИЛИ 23 и 24.Анализатор имеет три основных режима, реяим начальной установки состояния регистров и памяти, режим формирования сигнатуры о,-разрядных последовательностей (рабочий режим) и режим выдачи на индикацию состояния регистров и памяти. Режимы работы задаются соответствующими.сигналами с выходов блока 8.Устройство работает следующим образом.В начальном режиме блок 8 вырабатывает начальный сигнал "Уст.О", который устанавливает в нулевое состояние счетчик 9 адреса и регистры 4 и б, Начиная с первого такта, блок 8 вырабатывает последовательности иэдвух импульсов "Чт/Зп" и "+1", по" ступающих соответственно на вход управления чтением - записью блока 7 и одновременно на счетный вход счетчика 9 адреса и на вход запрета обраще ния блока 7. В каждом такте, начиная с нулевой ячейки, нулевое содержимое регистров 4 и 6 передается в блок 7 памяти (при нулевом значении сигналов "Чт/Зп" и "+1"), после чего со держимое счетчика 9 адреса увеличивается на единицу (по переднему1фронту импульса "+1") и нулевая информация записывается в следующую ячейку блока 7 памяти. Режим начальной установки регистров и памяти заканчивается на в-м такте, где м - число ячеек блока 7 памяти, когда с выхода счетчика. 9 на четвертый вход блока 8 поступает сигнал переполнения счетчика. Состояние информационных входов анализатора в режиме начальной установки безразлично, так как изменения состояния регистров 4 и 6 в первыетактов работы не происходит.Сигнал переполнения счетчика 9 адреса переводит анализатор в рабочий. режим. В рабочем режиме анализатор работает следующим образом.На выходе блока 8 задания. режимов 30 появляется единичный сигнал "Разрешение приема", разрешающий прохождение входных сигналов на первые входы первой группы 2 сумматоров по модулю 2. На вторые входы этого блока посту.з 5 пают сигналы с выходов-разрядного регистра 4 памяти. Результат суммирования поступает на входы второй группы 3 сумматоров по модулю два, где вновь суммируется с содержимым нуле вой ячейки блока 7 памяти (при единичном значении сигнала "Чт/Зп"). По переднему фронту импульса синхронизации, поступающего на входы регистров 4 и 6, информация с выходов второй ф группы 3 сумматоров по модулю 2 и с выходовстарших разрядов -разрядного регистра 4 памяти заносится соответственно в регистры 4 и 6. При переходе сигнала"Чп/Зп" из 1 вО со - держимое младших -г разрядов регистра 4 и регистра 6 передается соответ" ственно в (-г старших разрядов имладших разрядов нулевой ячейки блока 7 памяти, При поступлении сиг- у нала "+1" содержимое счетчика 9 адре-са увеличивается на единицу. Единичное значение сигнала "+1" в то же время является сигналом запрета ооращения к блоку 7 памяти, поэтому новый цикл работы анализатора начинается после изменения сигнала "+1," иэ 1 в О, а сигнала "Чт/Зп" из О в 1. По этому сигналу информация считывается уже из следующей (первой) ячейки блока 7 памяти. С помощью групп 2 и 3 сумматоров по модулю два эта информация вновь суммируется с предыдущим состоянием регистра 4 и новыми значениями входных сигналов (значения сигналов на входе анализатора изменяются под действием импульсов синхронизации, управляющих выработкой контролирующих воздействий для тестируемой схемы). Далее работа анализатора повторяется.В течение е тактов работы обновляется содержимое всех п ячеек блока 7 памяти. Затем счетчик 9 адреса сбрасывается в ноль, и начинается новый цикл работы анализатора. В каждом такте работы значениявходных сигналов суммируются по модулю два с содержимым-разрядного регистра 4 и с содержимым некоторой 1-й ячейки блока 7 памяти, результат суммирования записывается в регистр 4, значения г старших разрядов регистра 4 передаются в регистр 6 и, наконец, в 1 -ю ячейку блока 7 памяти на место старших разрядов записываются новые состояния -г младших разрядов регистра 4, а на место младших разрядов - предыдущие состояния Г старших разрядов этого регистра, которые ранее были переданы в г -разрядный регистр 6, после чего содержимое счетчика 9 адреса увеличивается на единицу (по модулю щ).Работа анализатора в рабочем режиме заканчивается на некотором М -м такте, где М - длина входной последовательности, равная числу импульсов синхронизации. Сигналом, определяющим момент завершения работы анализатора в рабочем режиме, является внешний сигнал "Стоп".Состояние регистра 4 и ячеек блока 7 памяти, определяющее сигнатуру входных последовательностей - результат воздействия на анализатор -разрядного входного потока данных длиныМ- выводится иэ анализатора через блок 5 в режиме индикации. В этом режиме управление чтением информации из блока 7 памяти осуществляется по 1182523дачей внешнего сигнала "Чтение памя" ;и", например, с помощью кнопки, как показано на фиг.2. При каждом нажа" тии этой кногки происходит занесение информации с выходов второй группы 3 сумматоров по модулю два в регистр 4 и вывод результата суммирования - содержимого ,1-й ячейки памяти и предыдущего состояния регистра 4 - на10 блок 5 индикации, одновременно содержимое счетчика. 9 адреса увепичивается на единицу по модулю ю ). Для считывания содержимого в,ех п ячеек блока 7 памяти сигнал "Чтение памя 15 ти" следует подать ю раз. До поступления первого сигнала "Чтение памяти" на индикацию выводится конечное состояние регистра 4, которое так же, как и состояние блока 7, определяет сигнатуру входного потока данных. В режиме индикации нулевое значени сигнала "Разрешение приема" запрещает прохождение входных сигналов на входы первой группы 2 сумматоров по модулю два, тем самым исключается их влияние на конечное состояние анализатора, сформированное за И тактов его работы в рабочем режимеДля возобновления работы анализа 30 тора с новым потоком данных служит сигнал "Пуск", котор й переводит анализатор в режим начальной установки регистров и памяти и по прошествии щ тактов - в основной рабочий режим.Блок 8 задания режимов работает следующим образом.По сигналу "Пуск" триггер 12 устанавливается в единичное состояние и запускается одновибратор 13, Формирующий выходной сигнал Уст.О . Сиги 40 налом с выхода одновибратора устанавливаются в исходное состояние триггеры 18 и 22, а также триггер 19 через элемент ИЛИ 17. По окончании сигнала "Уст.О" с помощью элемента НЕ 1 б подключенного к выходу одновибратора 13, формируется единичный потенциал на входе элемента И 15, разрешающий прохождение тактовых импульсов от генератора 10 импульсов на счетный вход50 триггера 18 Тем самым инициируется начальный режим работы устройства контроля. Значение сигнала "Разрешение приема , снимаемого с единичного выхода триггера 19, в этом режиме равно О. Такое же значение имеет сигнал на выходе триггера 22, управляющего выработкой импульсов синхронизации, в результате чего на выходе блока 8 вырабатывается только две последовательности управляющих сигналов "Чт/Зп" и +1Так происходит до тех пор, дока на входе блока не появится опережающий сигнал "Переполнение счетчика адреса". Он возникает, когда состояние счетчи" ка 9 адреса соответствует адресу последней п)-й ячейки блока 7 памяти, а сигнал "+1" на его входе переключается из 1 в О. Под действием этого сигналя по переднему фронту импульса на, единичном выходе счетного тригге" ра 18 триггер 19 переключается в единичное состояние, формируя на своем выходе единичный сигнал "Разрешение приема" и фиксируя тем самым переход устройства в рабочий режим.В рабочем режиме по переднему фронту импульса на нулевом выходе триггера 18 (сигнал "Чт/Зп") единица из триггера 19 передается в триггер 22, разрешая тем самым выработку синхронизирующей последовательности импульсов. Таким образом, в рабочем режиме блоком 8 вырабатываются три последовательности управляющих сигналов "Чт/Зп", "Синхронизация" и "+1".Переход анализатора из рабочего режима в режим индикации осуществляется по внешнему сигналу "СтопПри совпадении этого сигнала с единичный значением сигнала "Чт/Зп" триггеры 12 и 19 устанавливаются в нулевое состояние, и выработка управляющих импульсов на выходе блока 8 прекращается. Значение сигнала "Чт/Зп" на нулевом выходе триггера 18 равно 1, что соответствует режиму чтения информации иэ блока 7.Управление работой анализатора в режиме индикации осуществляется путем подачи сигнала "Чтение памяти". При этом происходит зануск одновибратора 14, который формирует одиночный импульс, поступающий одновременно на входы блока элементов ИДИ 23 и 24.В результате на выходах блока 8 одновременно вырабатываются два сигнала "Синхронизация" и "+1". По переднему фронту этих сигналов происходит занесение информации в регистр 4 и изменение содержимого счетчика 9 адреса.Выбор параметров ,и в, определяющих конкретную реализацию предложенного анализатора, может бытьпроизведен с помощью таблицы, в которой значения Р исоответствуют показателям степени примитивного характеристического полинома х + 1 +Р +1, описывающего работу устройства, а значения о и г соответственно равны целой части и остатку от де- лениЯ Р на 1,: щ =Р I3 Г =Р % % П 1 г 1 О 15 20 5 5 8 8 10 15 15 16 16 23 47 39 105 111 127 151 81 35 4 9 4 13 11 8 10 5 8 Повышенная точность предложенного устройства обуслорлейа малой вероятностью пропуска, ошибок произвольной кратности, которая равна Р ц, =7.Р .Оа Например, при, Р =39 Рш =1,8.10 ", а при Р =81 Р ц, -" 4,1 10 Дополнительные затраты оборудования, идущие на реализацию столь больших значений параметра Р, исчисляются ,небольшим числом микросхем, требующихгся для построения блока 7 памяти, регистра 6 и счетчика 9 адреса. Например, при .=8 и Р =105 дополнительные, затраты состоят из двух микросхем К 155 РУ 2, одной микросхемы К 155 ТМ 2 и одного элемента К 155 ИЕ 7.