Последовательный сумматор

,80114 СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 1) С 06 Р 7 Я ЕТ САНИЕ л иГОСУДАРСТВЕННЫЙ НОМИПТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ ВТОРСНОМ,Ф СВИДЕТЕЛЬСТВ(56) 1. Авторское свидетельство СВ 674018, кл, 6 06 Г 7/50, 1976.2. Соловьев Г.Н, Арифметическиустройства ЭВМ. М., "Энергия",1978, с. 137, рнс, 5.16 а (прототип),(54) (57) ПОСЛЕДОВАТЕЛЬНЫЙ СУММАТОР, содержащий одноразрядный сумма тор, два элемента И, элемент ИЛИ и регистр сдвига, содержащий в каждом разряде триггер, тактовый вход которого соединен с тактовой шиной последовательного сумматора, пря" мой выход ь-го триггера регистра сдвига, где в - разрядность суимируемцх чисел, соединен с первым входом первого элемента И, о т чающий с я тем, что, с целью повышения быстродействия при сумми" ровании чисел, поступающих старшими разрядами вперед, н сокращения объема оборудования, он содержит третий элемент И и два элемента НЕ, а каждый разряд регистра сдвига, начиная с второго, содержит три элемента И, элемент ИЛИ и элемент НЕ, причем первый вход одноразрядного сумматора соединен с выходом первого элемента И, выход суммы соединен с первым входом второго элемента И и с выходом суммы последовательного сумматора, выход второго элемента И соединен с первым входом элемента ИЛИ, второй вход которого соединен с выходом третьего элемента И, первый вход ко торого соединен с входом. первого слагаемого последовательного сумматора, а второй вход соединен с шиной разрешения приема первого слагаемого последовательного сумматора и через первый элемент ИЕ - с вторым входом второго элемента И, выход элемента ИЛИ подключен к 0-входу триггера первого разряда регистра сдвига, в каждом разряде регистра сдвига, начиная с второго, первый вход первого элемента И регистра сдвига соединен с первым входом второго элемента И регистра сдвига и через элемент НЕ регистра сдвига - с первым входом третьего элемента И регистра сдвига, вторые входы второго и третьего элементов И регистра сдвигасоединены соответственно с инверсным и прямьаю выходами триггера предццущего разряда регистра сдвига, выход первого элемента И регистра сдвига соединен с первым входом первого элемента Ирегистра сдвига следующего разряда, а второй вход первого элемента И регистра сдвига - с вторым входом третьего элемента И регистра сдвига, выходы второго и третьего элементов И регистра сдвига соединены с соответствующими входами элемента ИЛИ регистра сдвига, выход которого соединен с В-входом триггера .того же разряда регистра сдвига, первый вход первого элемента И второго разряда регистра сдвига соединен с выходом переноса одноразрядного сумматора и с выходом переноса1349248последовательного сумматора, второй вход первого элемента И через втовход одноразрядного сумматора соеди- рой элемент НЕ подключен к шине оконнен с входом второго слагаемого чания суммирования последовательнопоследовательного сумматора, второй . го сумматора.30 Изобретение относится к вычислительной технике и предназначенодля использования в решающих блокахцифровых интегрирующих структур(ЦИС), а также может быть использовано в процессорах цифровых вычис"лительных машин,Известен последовательный сумматор, содержащий одноразрядный сумматор, элементы И, ИЛИ и задержки.Данный сумматор осуществляет сложение чисел, поступающих старшимиразрядами вперед и представленныхв избыточной системе счисления1.Недостатком сумматора является15невозможность суммирования чиселв двоичном коде.Наиболее близким к предлагаемомупо технической сущности являетсяпоследовательный сумматор, которыйсодержит одноразрядный сумматор,два элемента И, элемент ИЛИ и регистрсдвига, содержащий в каждом разряде триггер, тактовый вход которогосоединен с тактовой шиной последовательного сумматора. Сумматор содер 25жит также второй и третий регистры, элемент задержки и преобразователь кода 2.Недостатками известного сумматора являются низкое быстродействие при суммировании чисел, поступающих старшими разрядами вперед,и большой объем оборудования, чтообусловлено необходимостью предварительного размещения суммируемыхчисел в регистрах, откуда они затемвыдвигаются младшими разрядами вперед.Целью изобретения является повышение быстродействия последовательного сумматора при суммировании чисел, поступающих старицамиразрядами вперед, и сокращениеобъема оборудования. 2Поставленная цель достигается тем, что последовательный сумматор, содержащий одноразрядный сумматор, два элемента И, элемент ИЛИ и регистр сдвига, содержащий в каждом разряде триггер, тактовый вход которого соединен с тактовой шиной последовательного сумматора, прямой выход и-го триггера регистра сдвига, где и - разрядность суммируемых чисел, соединен с первым входом первого элемента И, содержит третий элемент И и два элемента НЕ, а кажцый разряд регистра сдвига, начиная с второго, содержит три элемента И, элемент ИЛИ и элемент НЕ, причем первый вход одноразрядного сумматора соединен с выходом первого элемента И, выход суммы соединен с первым входом второго элемента И и с выходом суммы последовательного сумматора, выход второго элемента И соединен с первым входом элемента ИЛИ, второй вход которого соединен с выходом третьего элемента И, первый вход которого соединен с входом первого слагаемого последовательного сумматора, а второй вход соединен с шиной разрешения приема первого слагаемого последовательного сумматора и через первый элемент НЕ - с вторым входом второго элемента И, выход элемента ИЛИ подключен к 0-входу триггера первого разряда регистра сдвига, в каждом разряде регистра сдвига, начиная с второго, первый вход первого элемента И регистра сдвига соединен с первым входом второго элемента И регистра сдвига и через элемент НЕ регистра сдвига - с первым входом третьего элемента И регистра сдвига, вторые входы второго и третьего элементов И регистра сдвига соединены соответ49248 1 О 15 20 г 25 30 50 ственно с инверсным и прямым выходами триггера предыдущего разрядарегистра сдвига, выход первого элемента И .регистра сдвига соединенс первым входом первого элементаИ регистра сдвига следующего разряда, а второй вход первого элементаИ регистра сдвига - с вторым входомтретьего элемента И регистра сдви-га, выходы второго и третьего элементов И регистра сдвига соединеныс соответствующими входами элемента ИЛИ регистра сдвига, выход которого соединен с П-входом триггератого же разряда регистра сдвига,первый вход первого элемента И второго разряда регистра сдвига соединен с выходом переноса одноразрядного сумматора и с выходом переноса последовательного сумматора, второй вход одноразрядного сумматорасоединен с входом второго слагаемого последовательного сумматора,второй вход первого элемента И через второй элемент НЕ подключен кшине окончания суммирования последовательного сумматора.На чертеже представлена функциональная схема последовательного сумматора.Сумматор содержит одноразрядныйсумматор 1, элементы И 2 и 3, элемент ИЛИ 4, элемент НЕ 5, регистрсдвига, содержащий в каждом разряде П-триггер 6, элементы И 7-9,элемент ИЛИ 10 и элемент НЕ 11. Сумматор содержит также элемент И 12и элемент НЕ 13.Сумматор имеет входы 14 и 15 первого и второго слагаемых, шину 16разрешения приема первого слагаемого, тактовую шину 17 и шину окончания суммирования 18. Выходами сумматора являются выход 19 суммы ивыход 20 переноса.Последовательный сумматор работает следующим образом,Для приема первого слагаемогона вход 16 подаемся сигнал разрешения записи длительностью и тактов(и - число триггеров в регистресдвига), который открывает элементИ 3, на второй вход которого с входа 14 поступает модифицированныйдополнительный код первого слагаемого старшими разрядами вперед,В результате этого код первогослагаемого, пройдя через открытый 4элемент И 3 и элемент ИЛИ 4, поступает на П-вход первого триггера 6 и затактов заносится в триггеры 6 регистра сдвига. Так как слагаемые поступают последовательно во времени, то во время записи первого слагаемого на входе 15 появляется сигнал логического "0". На выходе переноса сумматора 1 также нулевой потенциал, что приводит к закрыванию элементов И 10 и 7 и открыванию элементов И 8.Коды слагаемых имеют ( о - 1)-разряд, причем в первых двух разрядах располагаются знаковые разряды модифицированного дополнительного ко- да. а с третьего по (и) разряд размещаются числовые разряды со старшего по младший. Последний, и-й разряд, является служебным и служит для временного хранения возникающего при суммировании переполнения за знаковые разряды, которые стираются на элементе И 12 подачей в в -м такте через элемент НЕ 13 сигнала окончания суммирования. После записи первого слагаемого сигнал разрешения приема на входе 16 исчезает и элемент И 3 закрывается, а на выходе элемента НЕ 5 появляется единичный сигнал, который открывает элемент И 2. Одновременно тактирующие импульсы с входа 17 начинают сдвигать с единичного выхода последнего, и -го Э-триггера 6 регистра сдвига, через открытый элемент И 12 (на выходе элемента И 13 запирающий сигнал появляется лишь в конце суммирования в-ном такте) на вход сумматора 1 последовательный модифицированный дополнительный код первого слагаемого старшими разрядами вперед, а на второй вход этого сумматора 1 одновременно начинает поступать с входа 15 последовательный модифицированный код второго слагаемого старшими разрядами вперед. Одноразрядный сумматор 1 производит в каждом такте суммирование одноименных разрядов слагаемых. При этом, если в суммируемых г-х разрядах хотя бы у одного из слагаемых находится "0", то в х-м такте сигнал на выходе переноса сумматора 1 отсутствует, а значение суммы с выхода суммы сумматора 1 проходитМФФБ Веемся вил В приведенном едующие обозпереноса од а 1 в 3.-м та имере использовачения: Пц- зна разрядного суме, С 5- значенра суммы однора в 1-м такте,ирования в -и чные выходи срядно го суммато-Т - результаттакте, 1 И-первого по восьи мат е 3 11 через открытый элемент И 2 и через элемент ИЛИ 4 и записывается в первый 0-триггер б регистра сдвига и с помощью тактирующих импульсов, поступающих на вход 17, сдвигается в х-й разряд.Если в -х разрядах обоих слагаемых имеется "1", то на выходе переноса сумматора 1 в х-м такте появляется единичный сигнал, который поступает на вход элемента И 9 второго разряда регистра сдви- га, а также на вход элемента И 7 и на. вход элемента НЕ 11, закрыв тем самым элемент И 8 второго разряда регистра сдвига и открыв элементы И 9 и 7, а результат суммы с выхода суммы сумматора 1 поступает на информационный вход 0-триггера 6 первого разряда регистра 49248 бсдвига. При этом, если результатсуммирования в (-1)-м такте равеннулю, то в х-м такте на единичномвыходе первого Р-триггера 6 нулевой 5 сигнал и элемент И 9 второго разряда регистра сдвига закрыт, а нанулевом выходе этого триггера еди- .ничный сигнал, который проходитэлемент И 7 и элемент ИЛИ 10 и пос тупает на информационный вход второго В-триггера 6. В результате в-м такте при суммировании двухединиц в первый 0-триггер 6 записывается результат суммы в д-м такте, 15 т.е. 0, а во второй Р-триггер б -измененный с учетом возникшегов 1-м такте переноса результат суммирования (д)-го такта, т,е,вместо "0" записывается "1". Напри1149248 что знаковые разряды находятся в первом и втором разрядах, то служебньпк является о -й разряд. Обнулениеслужебного разряда производится 5 в конце каждого цикла суммированияподачей сигнала окончания суммирования, совпадающего с о-м тактом, через вход 18 на вход элемента НЕ 13, на выходе которого появляет О ся в ь-м такте нулевой сигнал,запрещающий прохождение информации в р -м такте на информационный вход первого В-триггера б регистрасдвига,В качестве примера представимсуммирование двух отрицательных чи. - сел: ют Р 2 РЛ РР РХ РФ Р 7 Р Ре остильтатт да суммирования в зависильнейшего использования ся с выхода последнего 55 ера б регистра сдвига И 12, либо снижаетсяи переноса одноразо сумматора раллельным коов определен 6 регистра ого В-триггеслучаях вы о снимае ь -го В-триг ерез элемен выходов суммы мой 0-триггеров регистра сдвига; Р 1 - Р 8 - с первого по восьмой разряды результата, Последний, и -й такт в приведенном примере 8-й такт), используется для устранения возникающего в некоторых случаях переноса за знаковые разряды (в приведенном примере такой перенос ототсутствует).При суммировании отрицательных чисел или отрицательных с положительньвщ возникает перенос за знаковые разряды, который фиксируется в дополнительном служебном разряде, стоящем после числовых разрядов перед знаковыми, т.е. если считать,рядного комбинационн1, либо снимается падом с единичных выходного числа Э-триггерсдвига, начиная с пера 6. В последних двух149248 9деление приращений задолго до окончания суммирования вследствие обработки старшими разрядами вперед позволяет производить обмен приращениями между решающими блоками ЦИС параллельно вычислениям, что значи" .тельно сокращает длительность шага интегрирования. О По сравнению с известным предлагаемый сумматор кроме того, что позволяет выделять приращение до тавитель А. СтепаноРед СЛигунова едактор Т. К Корректор В.Гири а Тираш 710 Пнного комитета СССРтений и открытий, Раушская наб., д. 4/5 писное НПП "Патент", г. Узгород, ул. Проектна Фили аказ 1894(34 ВНИИПИ Государс по делам изо 113035, Москва, Жокончания суммирования, не требует дополнительных циклов для перехода от старших разрядов к младшим. Это позволяет повысить быстродействие 5 сумматора ке менее чем в два разапри последовательном (поочередном) поступлении входных слагаемых, Кро- ме того, в предлагаемом сумматоре используется только один регистр 1 ф сдвига, тогда как в известномпринципиально необходимы два регистра сдвига,