Четверичный сумматор

.И. Аспид Селетник удАРственный нОмитет сссР делдм изОБРетений и отнРыти САНИЕ ИЭОБ ВТОРСНОМЪСВИДЕТЕЛЬСТВ(56) 1. Авторское свидетельствопо заявке В 360343524,кл. 6 06 Г 7/50, 3983.2. Авторское свидетельство СССРФ 1023322, кл. О 06 Р 7150, 981(54)(57) ЧЕТВЕРИЧНЫИ СУИИАТОР,содержащий три элемена РАВНОЗНАЧНОСТЬ и элемент И, причем первыйвход первого элемекта РАВНОЗНАЧНОСТЬ соединен с входои инверсногозначения младшего разряда первогослагаемого четвертичного сумматора,второй вход соединен с входом прямого значения младшего разряда второго слагаемого, а третий входс входои перекоса четвертичногосумматора, входы второго элементаРАВНОЗНАЧНОСТЬ соединены соответственно с входом прямого значениястаршего разряда первого слагаемого и с входом инверсного значениястаршего разряда второго слагаемого четвертичного сумматора, а выход соединен с первым входом элемента И, первый вход трегьего элемента РАВНОЗНАЧНОСТЬ соединен с входои прямого значения младшегоразряда первого слагаемого четвертичного суииатора, о т л и ч а ющ и й с я тем, что, с целью упрощения, он дополнительно содержит три сумматора по модулю два, причем второй и третий входы третьего элемента РАВНОЗНАЧНОСТЬ соединены с входами инверсного значения старшего разряда первого слагаемого и прямого значения старшего разряда второго слагаемого четвертичного сумматора, выход первого элемента РАВНОЗНАЧНОСТЬ соединен с первым входом первого сумматора по модулю два и с вторьм входом элемента И, выход второго элемента РАВНОЗНАЧНОСТЬ соединен с вторьаа входом первого сумматора по модулю два, третий вход которого соединен с й входои прямого значения старшего разряда первого слагаемого четвертичного сумматора, а выход подключен к выходу младшего разряда суммы четвертичного сумматора, входы второго сумматора по модулю два соединены соответственно с входами прямых значений младшего разряда второго слагаемого и переноса р четвертичного сумматора, выход второго сумматора по модулю два соединен с выходом старшего разряда сум- ф мы четвертичного сумматора, выход вфла элемента И соединен с нервыи входом третьего суиматора по модулю два, второй вход которого подключен к выходу третьего элемента РАВНОЗНАЧНОСТЬ, а третий вход соединен с входом прямого значения старшего разряда первого слагаемого четвертичного сумматора, выход третьего сумматора по модулю два соединен с выходом переноса четвертичного сумматора, 1149247И 26 2 30 35 45 50 55 Изобретение относится к вычислительной технике и может быть использовано в устройствах обработкицифровой информации.Известен четвертичный сумматор,содержащий семнадцать элементовРАВНОЗНАЧНОСТЬ и осуществляющдй сложение двух двухразрядных чисел 1 .Недостатком сумматора являетсясложность конструкции.Наиболее близким к предлагаемомупо технической сущности являетсячетвертичный сумматор, содержащийтри элемента РАВНОЗНАЧНОСТЬ и элемент И, причем первый вход первогоэлемента РАВНОЗНАЧНОСТЬ соединенс входом инверсного значения млад"щего разряда первого слагаемого четвертичного сумматора, второй входсоединен с входом прямого значениямладшего разряда второго слагаемого, а третий входс входом переноса четвертичного сумматора, входы.второго элемента РАВНОЗНАЧНОСТЬсоединены соответственно с входомпрямого значения старшего разрядапервого слагаемого и с входом инверсного значения старшего разрядавторого слагаемого четвертичногосумматора,;а выход соединен с первым входом элемента И, первый входтретьего элемента РАВНОЗНАЧНОСТЬсоединен с входом прямого значениямладшего разряда, первого слагаемого четвертичного сумматора.Сумматор содержит также дополнительно восемь элементов РАВНОЗНАЧНОСТЬ и четыре элемента И 2,Недостатком известного сумматора является сложность конструкции,выражающаяся в большом числв логических элементов,Цель изобретения - упрощениечетверичного сумматораПоставленная цель достигаетсятем, что четверичный сумматор, со"держащий три элемента РАВНОЗНАЧ-НОСТЬ и элемент И, причем первый .вход первого элемента РАВНОЗНАЧНОСТЬсоединен с входом инверсного зна"чения младшего разряда первогослагаемого четвертичного еуиматора,второй вход соединен с входом прямого значения младшего разряда второго слагаемого, а третий вход - свходом переноса четвертичного сумматора, входы второго элементаРАВНОЗНАЧНОСТЬ соединены соответственно с входом прямого значения старшего разряда первого слагаемого и со входом инверсного значения старшего разряда второго слагаемого четвертичного сумматора, а выход соединен с первым входом элемента И, первый вход третьего элемента РАВНОЗНАЧНОСТЬ. соединен с входом прямого значения младшего разряда первого слагаемого четвертичного сумматора, дополнительно содержит три сумматора по модулю два, причем второй и третий входы третьего элемента РАВНОЗНАЧНОСТЬ соединены с входами инверсного значения старшего разряда первого слагаемого и прямого значения старшего разряда.второго слагаемого четвертичного сумматора, выход первого элемента РАВНОЗНАЧНОСТЬ соединен с первым входом первого сумматора по модулю два и с вторья входом элемента И, выход второго элемента РАВНОЗНАЧНОСТЬ соединен с вторым входом первого сумматора по модулю два, третий вход которого соединен с входом прямого значения старшего разряда первого слагаемого четвертичного сумматора, а выход подключен к выходу младшего разряда суммы четвертичного сумматора, входы второго суииатора по модулю два соединены соответственно с входами прямых значений младшего разряда первого слагаемого, младшего разряда второго слагаемого и переноса четвертичного сумматора, выход второго сумматора по модулю два соединен с выходом старшего разряда суммы четвертичного сумматора, выход элемента И соединен с перэмю входом третьего сумматора по модулю два, второй вход которого подключен к выходу третьего элемента РАВНОЗНАЧНОСТЬ, а третий вход соединен с входом прямого значения старшего разряда первого слагаемого четвертичного сумматора, выход третьего суиматора по модулю два соединен с выходом переноса четвертичного сумматора.На чертеже представлена функциональная схема четверичность сумматора.Сумматор содержит элементыРАВНОЗНАЧНОСТЬ -3, сумматоры по модулю два 4-6 и элемент И 7. На149247 4Выходы 16 и 17 являются соответственно выходами старшего и младшегоразрядов суммы, а выход 18 - выходом переноса.В таблице представлены следующиезначения: Х и Х - значения стар 3 г 3ших разрядов Х и Х - младшихразрядов первого и второго слагаемых, Я и 8 - значения старшего 10 и младшего разрядов суммы, а Р -переноса,3 1 входы 8 и 9 поступают прямое и инверсное значения старшего разряда первого слагаемого, на входы 10 и 11 - прямое и инверсное значения старшего разряда второго слагаемого, на входы 12 и 13 - прямое н инверсное значения младшего разряда первого слагаемого, на вход 14 - прямое значение младшего разряда второго слагаемого, на вход 15 - прямое значение входного переноса.11 111 1111 111 х, оооо оооо оооо оооо 1111 111- 0000 0000 ОООО 1111 ОООО 1111 0011 0011 0011 0010011 0101 0101 0101 0101 0101 0001 1110 0111 1000 1110 0001 1000 011 8, Оо О 1 10 10 О 1 1001 0110 О 1 10 001 001 Р ОООО 0001 0000 0111 0001 111 0111 111 По сравнению с известньм предлагаемый сумматор содераит вдвое меньшее количество логических элементов. Кроме того, он обладает меньшей задержкой формирования суммы,35 х 0000 ОООО 1111 хз 0000 1111 0000 Х 0011 001 0011 Р 010 0101 0101 которая составляет й , где 7- за-дернка элемента типа РАВНОЗНАЧНО-.СТЬтогда как у известного сумматора эта задерлка составляет ЗС,1149247 Состазятвль Ае ехред С.Мигун Подписи/34 Тираа 73 О НИИПИ Государствеимого коиите по делам изобретений и о 035, Москва, 3-35, Рауискаа