Устройство для умножения

(19) (11) 7 52 ОПИСАНИЕ ИЗОБРЕТЕНИЯ АВТОРСКОМУ СВИДЕТЕЛЬСТВУ,(56 1, Майоров С.Арганизации цифрностроение", 19 13Долгов и др. Приных машин с. 300. пы о Маши ычии ирабел) с руп.3нГОСУДАРСТВЕННЫЙ КОМИТЕТ СС ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКР 2. Астахов С,НЦифровые тельные и управляющие машины пользование в комплексных ко ных системах управленйя. 197 с. 300-303, рис. 46 (прототи(54),(57) УСТРОИСТВО ДЛЯ УМНОЖЕНИЯ,содержащее регистр множителя, регистр множимого, группу элементовИ-ИЛИ, регистр частичных произведений,причем выход 1 -го разряда регистра множимого соединен с первими нходами 1 -го и(1+1)-го элементов И-ИЛИ группы(1 =10; а йразрядность мантиссы перемножаемыхчисел вход записи регистра частичных произведений и вход сдвига ре-,гистра множителя соединены с тактовым нходом устройства, о т л и ч а - .ю щ е е с я тем, что, с целью сокращения оборудования, в него введены сумматор-вычитатель, 3 -триггер,дна элемента неравнозначности, элемент ИЛИ-НЕ, причем прямой выход 2 триггера соединен с первым входом,первого элемента неравнозначности,второй вход которого соединен с выходом первого разряда регистра множителя, выход второго разряда кото.рого соединен с информационным, входом 2 -триггера, с входами первого и второго старших разря.ов Регистра частичных произведений, с входом управления видом операции сумматоранычитателя и с первым в., т." .1 нторого элемента неравнозначное . чторой вход которого соединен с :ерсным выходом 2 -триггера, выход -черного и второго элементон нераннсгзяачности соединены соответственно с первым и вторым входам. элемента ИЛИНЕ, выход которого соединен с первыми управляющими входами элементов И-ИЛИ группы, вторые управляющие ЕС входы которых соединены с первым входом элемента ИЛИ-НЕ, выходы группы элементов И-ИЛИ соединены соответственно с информационными входа- С ми первой группы сумматора-вычитателя, информационные входы второй г пы которого соединены соответстве но с выходами регистра частичных произведений, выходы первого и второго старших разрядов сумматора-вы читателя соединены соответственно с входами второго и первого младших разрядов регистра множителя, выходы с 1 - .го по(+1) -й разряды сумматоравычитателя соединены соответственно с входами с первого по( -1) -й разряды регистра частичных произведений=3 ь), входсинхронизации) - триггера соединен с тактовым входом устройства.%Изобретение относится к вычислительной технике и может быть исполь зовано для построения арифметичес.ких .и множительных устройств, реализующих операции умножения двоичных чисел со сдвигом множителя и, суммы частичнык произведений на два разряда вправо.Известно устройство для умножения двоичных чисел со сдвигом мно.жителя и суммы частичных проиэведе ний на два разряда вправо, содержа- . щее и -разрядный регистр множителя, 6+3) элемент И-ИЛИ, первые разрядные входы которых соединены с соответствующими, вторые - со смещенны ми на один разряд вправо прямыми разрядными выходами регистра множимого, а третьи - с соответствующими инверсными выходами этого регистра,о+3) -разрядный комбинацион-0 ный сумматор, первые разрядные входы которых соединены с выходами соответствующих элементов И-ИЛИ,( +3)- разрядный регистр накапливающегосумматора, разрядные входы которых соединены со сдвинутыми на два разряда влево разрядными выходами сумматора, а выходы - с вторыми разрядными входами сумматора, сдвиговыйна два разряда вправо й -разрядный регистр множителя и схему управления, входы которой соединены с выходами первого и второго справа разрядов регистра множителя и со старшим разрядом регистра суммы частичных произведений, а выход - с.управляющи-з ми входами элементов И-ИЛИ 11 . Недостатком такого устройства являются большие аппаратурные затраты на его построение, вызванные ис пользованием элементов И-ИЛИ с тремя совпадениями, однофункционального сумматора и инверсных выходов регистра множимого, усугубляющиеся отсутствием укаэанных схем при реали зации на современной элементной базе средней степени интеграции типа серии 133, а также наличием элемента И-ИЛИ и одноразрядного сумматора в третьем дополнительномразряде и сложностью схемы управления, определяемой нерегулярностью и малым числом склеиваемых функций в таблице истинности ее работы.Наиболее близким к изобретению по технической сущности является устройство для умножения, содержащее регистр множителя, регистр множимого, группу элементов Й-ИЛИ, регистр частичных произведений, причем выход-го разряда регистра множимого со единен с первыми входами-го и 6+1) -го элементов И-ИЛИ.группы(1И ;,И - разрядность операндов, вход записи регистра частичных про-изведений и вход сдвига регистра 65 гмножителя соединены с тактовым входом устройства 121Недостатком такого устройства являются большие аппаратурные затраты на его построение, вызванные использованием элементов И-ИЛИ с тремя совпадениями, комбинационного сумматора и инверсных выходов регистра множимого, усугубляющиеся отсутствием указанных узлов при реализации на современной элементной базе средней степени интеграции типа серии элементов 133, а также сложностью схемы управления, определяемой нерегулярностью и малым числом склеиваний функций в таблицах истинности ее работы. И действительно, в ряду элементов этой серии отсутствуют элементы И-ИЛИ с тремя совпадениями, а иепользование имеющихся элементов с четырьмя совпадениями предполагает увеличение аппаратурных затрат. В ряду элементов серии 133 регистровые схемы имеют только по одному прямому выходу на разряд, и это обстоятельство вынуждает для.получения инверсного значения разрядов множимого использовать дополнительные инверторы, Наличие в ряду элементов серии 133 только одного многофункционального арифметикологического узла с одновременным переносом и высоким быстродействием предполагает его использование в качестве комбинационного сумматора, Но формирование инверсного значения множимого для вычитания из суммы частичнык произведений при помощи вентиля с инвертором, в то время как вычитание реализуется арифметико-логическим узлом, также избыточно и нерационально. Й, наконец, анализ таблицы функционирования схемы управления показывает, что сигналы управления элементом И-ИЛИприбавлЕние множимого, вычитание множимого, прибавление удвоенного множимого) принимают значения единицы на паре несклеиваемых наборов, а сигналы установки триггера и арифметического сдвига регистра частичных произведений - на нечетном числе наборов, что подтверждает громоздкость схемы управления. Указанная схема реализуется с помощью элемента ЗИ-ИЛИ, двух 2 И-ИЛИ, двух элементов И, одного элемента НЕ. Целью изобретения является сокращение количества оборудования.Поставленная цель достигается тем, что в устройство, содержащее регистр множителя, регистр множимого, группу элементов И-,.ИЛИ; регистр частичных произведений, причем выход-го разряда регистра множимого соединен с первыми входами . -го и +1) -го элементов И-ИЛИ группы=1 . . О И- разрядность мантиссы перемножаемых чисел), вход записи регистра частичных произведений, вход сдвига регистра множителя соединены с тактовым входом устройства, введены сумматор-вычитатель, 2 -триггер, два элемента неравнозначности, элемент ИЛИ-НЕ, причем прямой выходП -триггера соединен с первым входом первого элемента нерав. ноэначности, второй вход которогосоединен с выходом первого разряда регистра множителя, выход второго разряда которого соединен с инфор. мационным входом 2 -триггера, с входами первого и второго старших раэ рядов регистра частичных произведений, с входом управления видом опе-. рации сумматора-вычитателя и с первым входом второго элемента неравнозначности, второй вход которого со-, 20 единен с инверсным выходом 2 -триггера, выходы первого и второго элементов неравнозначности соединенысоответственно с первым и вторым входами элемента ИЛИ-НЕ, выход которо,- 25го соединен с первыми управляющими ф входами элементов И-ИЛИ группы, вторые управляющие. входы которых соединены с первым входом элемента ИЛИНЕ, выходы группы. элементов И-ИЛИ соединены соответственно с информационными входами первой группы сумматора-вычитателя, информационные входы второй группы которого соединены соответственно с выходами регист-З 5 ра частичных произведений, выходы первого и второго старших разрядов сумматора-вычитателя соединены соответственно с входами второго и пер. вого младших разрядов регистра множителя, выходы с ю. в .го по(,1 +1) -й , 4 О разряды сумматора-вычитателя соединены соответственно с входами с первого по(1-1) -й разряды регистрачастичных произведений 1 =Зп), вход синхронизации З -триггера сое динен с тактовым входом устройства. В устройстве производится выполнение сложения суммы частичнык произведений с нулем, с множимым с удвоенным мвожимым или вычитайие из суммы часТичных произведений нуля, множимого, удвоенного множимого, .что позволяет изменить алгоритм выполнения операции умножения в .соответствии с таблицей.55Из таблицы видно, что сигналы управления сложением, установки в ноль О -триггера и старших разрядов регистра частичных произведений прини.мают значение единицы на всем набо; 60 ре аргументов, в котором второй разряд множителя равен нулю, сигналы управления вычитанием, установки в единицу 2 -триггера и старших разря-. дов регистра частичных произчедений 65 инверсны предыдущему сигналу, сигналпередачи множимого на вход сумматора-вычитателя принимает значение единицы на наборе аргументов, равномнеравнозначности первого разрядамножителя и состояния 2 -триггера,а сигнал управления удвоенного множимого инверсен прещгдущему сигналу,кроме набора, соответствующего равнозначности 2-го разряда регистралножителя и состояниями -триггера. Для построения схем управления в соответствии с данной таблицей использован в качестве дополнитель,ного триггера триггер с динамическим управляющим входом, а также два элемента неравнозначности и элемент ИЛИ-НЕ.На чертеже представлена структурная схема устройства для умножения.Устройство для умножения содержит регистр 1 множимого, группу элементов 2 И-ИЛИ, регистр 3 частичных произведений, регистр 4 множителя, сумматор-вычитатель 5, Э -триггер б, вход 7 синхронизацииЗ -триггера, эле-. менты 8 и 9 неравнозначности, элемент ИЛИ-НЕ 10, выход 11 второго разряда регистра 4 множителя, инверсный выход 12 триггера б, прямой выход 13 триггера 6, выход 14 первого разряда регистра 4 множителя, вход 15 записи регистра 3 частичных произведений, вход 16 сдвига регистра 4 множителя, тактовый вход 17 устройства.устройство для умножения двоичных чисел со сдвигом множителя и суммы частичных произведений на два разряда вправо работает следующим образом.После выполнения л -го такта операции умножения 1 =1,2п/2;г 1 - разрядность мантиссы перемножаемых чисел; четное) в регистре 1 множимого хранится двоичный код множимого, в регистре 3 частичных произведений и в 2старших разрядах регистра 4 множителя - код-ой суммы частичных произведений, в(и -21)младших разрядах регистра 4 множителя - старшие разряды кода множителя и в О -триггере б - признак корректировки множителя (перед умножением в регистре 3 частичных произведений иО - триггере 6 хранится код нуля, а в регистре множителя - код множителя) . Если состояния 2 -триггера 6 иl 1-го и 2-го разрядов регистра 4 множителя соответствуют"коду 000, необходимо выполнить умножение множимого на ноль и сложение полученного результата с суммой частичных произведений. В этом случае на входы элемента 8 неравнозначности с выхода 11 второго разряда регистра 4множителя и с инверсного выхода 1129 -триггера б поступают сигналы разной полярности, благодаря чему .элемент 8 неравнозначности формиру. ет разрешающий сигнал. Сигнал с выхода элемента 8 неравнозначности поступает на вход элемента ИЛИ-НЕ 10, независимо от значения на втором его, входе инвертируется и, поступая на вторые управляющие входы элемента 2 И-ИЛИ, запрещает прохождение сигналов, поступающих на вторые разрядные входы этих элементов с выходов регистра 1 множимого и соответствующих удвоенному значению множимого, на вход элемента 2 И-ИЛИ. На входы элемента 9 наравнозначности с выхода 14 первого разряда регистра 4 множителя и с прямого выхода 13 триггера б поступают сигналы одинаковой полярности, благодаря чему элемент 20 9 формирует запрещающий сигнал, Этот сигнал, поступая на первые управляющие входы элементов 2 И-ИЛИ, запрещает прохождение сигналов, йоступающих на первые разрядные входы элементов 2 И-ИЛИ с выходов регистра 1 множимого и соответствующих значению кода множимого на входы элементов 2 И-ИЛИ. Сигналы с выхода элементов И-ИЛИ, соответствующие ко- ЗО ду нуля, поступают на первые разрядные входы сумматора-вычитателя 5, нл вторые разрядные входы которого поступают с выходов регистра 3 частичных произведений сигналы,.соот ветствующие коду старших разрядов суммы частичных произведений. Сумматор-вычитатель 5 в соответствии с нулевым значением сигнала на его управляющем входе, поступающим с 40 выхода 11 второго разряда регистра 4 множителя,складывает коды нуля и старших разрядов суммы частичных произведений. Сигналы, соответствующие этой сумме с выходов суммато 45 ра-вычитателя 5 поступают на входымладших разрядов регистра 3 частичных произведений и двух старших разрядов регистра 4 множителя, На входы двух старших разрядов регистра 3 частичных произведений и на информационный входЭ -триггера б поступает сигнал, соответствующий коду нуля, с выхода 11 второго разряда регистра 4 множителя. По переднему Фронту импульса, поступаю щего на входы 7, 15, 1 б,производится запись нуля в 3 -триггер б и в два старших разряда регистра 3 час,тичных произведений, запись кода ( +1) -ой суммы частичных произведе ний в остальные разряды регистра 3 частичных произведений и в два старших разряда регистра 4 множителя и сдвиг содержимого регистра 4 множителя на два разряда вправо. 65 Если состояниями -триггера 6, 1-го и 2-го разрядов регистра 4 множителя соответствуют коду 010 и 100, необходимо выполнить умножение множа мого на единицу и сложение полученного результата с суммой частичных произведений. В этом случае на входы элемента 9 неравноэначности с выхода 14 первого разряда регистра 4 множителя и с прямого выхода 13 триггера б поступают сигналы разной полярности, благодаря чему элемент 9 неравно. значности формирует разрешающий сигнал.Этот сигнал, поступая на первые управляющие входы элементов 2 И-ИЛЬ; разрешает прохождение сигналов,соответствующих значению множимого,с выходов регистра 1 множимого через первые разрядные входы элементов 2 И-ИЛИ на его выходы. Кроме того, сигнал с выхода элемента 9 неравнозначности поступает на вход элемента ИЛИ-НЕ 10, независимо от значения сигнала на втором его входе инвертируется и, поступая на вторые управляющие входы схем 2, запрещает прохождение сигналов, соответствующих удвоенному значению множимого, на выходы элементов 2 И-ИЛИ. Далее сигналы с выходов элементов 2 И-ИЛИ, соответствующие значению множимого, поступают на входы сумматора-вычитателя 5, который в соответствии со значением сигнала на его управляющем входе, равном нулю, производит сложение их с сигналами, соответствующими сумме частичных произведений. По переднему фронту импульса, поступающего на входы 7, 15, 16, производится запись нуля, сигнал, соответствующий которому, поступает с выхода 11, в два старших разряда регистра 3 частичных произведений и в 3 -триггер б, запись(1 +Ц -ой суммы частичных произведений, сигналы, соответствующие которой, поступают с выходов сумматора-вычитателя 5, в остальные разряды регистра 3 частичных произведений и в два старших разряда регистра 4 множителя и сдвиг содержимого регистра 4 множителя на два разряда вправо.Если состояния 2 -триггера б и 1-го и 2-го разрядов регистра 4 множителя соответствуют коду 011, необходимо выполнить умножение множимого на единицу и вычитание полученного результата из суммы частичных произведений. В этом случае производится запись единицы, сигнал, соответствующий которой, поступает с выхода 11, в два старших разряда регистра 3 частичных произведений и вй -триггер б, запись ( +1) -ой суммы частичных произведений, сигналы, соответствующие которой, поступают с выхода сумматора-вычитателя 5, в остальные разряды регистра 3 частичных произведений и в два старших разряда регистра 4 множителя и сдвиг содержимого регистра 4 множителя на два разряда вправо.Если состоянияЭ -триггера б 1-го и 2-го разрядов регистра 4 множителя соответствуют коду 101, необходимо выполнить умножение множимого на три и сложение полученного результата с суммой частичных произведений. Эти действия заменяются вычитанием множимого из суммы частичных произведений, и производится корректировка остальных разрядов множителя. В этом случае элементы 8 и 9 неравно эначности и элемент 10 формируют сигналы, обеспечивающие передачу на вход сумматора-вычитателя 5 сигналов, соответствующих значению множимого. Эти сигналы вычитаются сум матором-вычитателем 5 из сигналов, соответствующих сумме частичных произведений, по единичному сигналу на его управляющем входе. По переднему фронту импульса, поступающего. 25 на входы 7, 15, 16, производится запись единицы в два старших разряда регистра 3 частичных произведений и в триггер 6, запись( +1-ой суммы частичных произведений в осталвзо ные разряды регистра 3 частичных произведений и в два старших разряда регистра 4 множителя и сдвиг содержимого регистра 4 множителя на два разряда вправо.Если содержимое 1-го и 2-го разрядов регистра 4 множителя и Э -григ- гера б соответствуют коду 111, необходимо выполнить умножение на ноль, сложение полученного результата с суммой частичных произведений 4 О и корректировку оставшихся разрядов множителя. Это сложение заменяется на вычитание. В этом случае элементы 8 и 9 неравнозначности формируют сигналы запрета передачи элементами 45 2 И-.ИЛИ сигналов, соответствующих значению множимого и значению удвоенного множимого. Сигналы с выхода элементов 2 И-ИЛИ вычитаются в.соответствии с единичным значением Сиг нала на управляющем входе сумматора- вычитателя 5 из-ой суммы частичных произведений. По переднему фронту импульса, поступающего на входы 7, 15, 16, производится запись 55 единицы в триггер б и в два старших разряда регистра 3 частичных произведений, запись 1 +1 -ой суммы частичных произведений в остальные разряды регистра 3 частичных произведений и в два.старших разряда регистра 4 множителя и сдвиг содержимого регистра 4 множителя на два разряда вправо.Если содержимое 3 -триггера б., 1-го и 2-го разрядов регистра 4 множителя соответствует коду 110, необходимо выполнить умножение множимого на два и сложить со значением суммы частичных произведений. В этом случае элементы .8 и 9 неравнозначности формируют запрещающие сигналы, а элемент ИЛИ-НЕ 10 формирует сигнал, посредством которого удвоенное множимое поступает с выходов элементов 2 И-ИЛИ на входы сумматоравычитателя 5, в котором производится сложение, в соответствии с нулем на управляющем входе, с суммой частичных произведений. По переднему фронту импульса, поступающего на входы 7, 15, 16, производится запись нуля, сигнал, соответствующий которому, поступает с выхода 11, в два старших разряда регистра частичных произведений и 0 -триггер б, запись+1) -ой суммы частичных произведений, сигналы, соответствующие которой, поступают с выходов сумматора-вычитателя 5, в остальные разряды регистра 3 частичных произведений и в два старших разряда регистра 4 множителя и сдвиг содержимого регистра 4 множителя на два разряда вправо. Использование в устройстве для умножения сумматора-вычитателя выгодно отличает предлагаемое устройст во от известного, так как позволяет не только избавиться от введения в это устройство инвертора и схемы сравнения, элементов И-ИЛИ в каждом разряде для вычитания из суммы частичных произведений множимого, но и изменить алгоритм выполнения операции умножения таким образом, что для его реализации схема управ-. ления включает только два элемента неравноэначности и элемент ИЛИ-НЕ, что гораздо проще схемы управления известного устройства.1084784 Состояние триггера Выполняемые действия схемами И-ИЛИ Значение разрядов множителя овоеосиниеригге 1 разряд 1 разряд,0 0 0 0 0. 0 0 О О 0 0 0 0 0ь 0 0 О 0 0 0 0 0 0 0 0 0 ставите дведев Корректор Подписное Р едактор Т. Кугрышева Тяск.Ач 99ного комитета ССний и открытийРаушская наб.,аказ 2011 3 Тираж ВНИИПИ Государственпо делам иэобрет 3035, Москва, Ж,5 лиал ППП "Патентф, г. Ужгроод, ул. Проект 1 0 1 0 1,. 0 1 0 0 1 О 1 О 1 О 1