Последовательное множительное устройство

(21) 3368102/ .(22) 23.12.81 (46) 15.0184 (72) А.Ю.Глаза (53) 681.325( (56) 1. Карцев цифровых машин 1969, с. 4582. Авторско Р 769541, кл, (прототип,Бюл. У 2чевВ88. 8)М.А. Арифмм., ффяа59, рис. 4е свидетелО 06 Г 7/5 тикаарф,4 ство 19ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ(54)(57) ПОСЛЕДОВАТЕЛЬНОЕ МНОЖИТЕЛЬ НОЕ УСТРОЙСТВО, содержащее первый и второй регистры сомножителей, группу элементов И, первую группу из п одноразрядных сумматоров, .первый и второй элементы И, первый н второй одноразрядные сумматоры, первый, второй и третий триггеры, причем разрядные выходы первого и второго регистров сомножителей соединены соответственно с первыми и вторыми входами элементов И группы, выходы которых соединены соответственно с первыми и вторыми входами сумматоров первой групаы, о т л и ч а ю щ е е с я тем,. что, с целью повьаюения быстродействия устройства за счет уменьшения времени длительности такта, в него введены первый и второй т-разрядные буферные регистры, вторая группа из я+1 одноразрядных суьиато ров, первая и вторая группы изпъ+1 элементов памяти, первый, второй и третий (а-к)-канальные селекторы, четвертый и пятый триггеры, элемент И-ИЛИ и блок управления, содержащий генератор тактовых импульсов, регистр, первый и вторей элементы ИЛИ, .(щ-К)-канальный селектор дешифратор, первый и второйЪ -триггеры, К -триггер, причем выход генератора тактовых импульсов соединен с тактовыми входами регистра, первого и второго Ъ -триггеров, . З-триггера и является тактовым выходом блока управления,а-к входы (гп-к)-канального селектора соединены соответственно с выходами (ъ)-(к -1)3 разрядов регистра и являются выходами блока управления, первый вход первого элемента ЙЛИ соединен с входом внешней синхронизации блока управления, а выход первого элемента ИЛИ соединен с входом установки в единицу первого Э-триггера и является первым выходом синхронизации блока управления, выход первого Ъ -триггера соединен с входами установки в единицу второго Э -триггера, Ж -триггера и является вторым выходом синхронизациа Е блока управления, входы установки в ноль первого и второго Ъ -триггеров и вход сброса ЗК-триггера объе" динены и соединены с установочным входом блока управления, первый вход второго элемента ИЛИ соедйнен . Я свыходом первогоЭ -триггвра, второй вход второго элемента ИЛИ соединен с инверсным выходом )К -триггера, который является третьим выходом синхронизации блока управления, а выход второго элемента ИЛИ соединен с входом установки в ноль регистра, вход установки в ноль ЭК-триггера является входом запуска блока управления, а его прямой выход - устаиовочньи выходом блока управления, выход второго и-триггера является выходом индикации окончания операции блока управления,Ьсу (е"к)1 входы дешифратора являются входами кода разрядности блока управления, выходы дешифратора соединены с управляющими входами (к-к)-канального, селектора и являются выходами блока управления, . причем первые и вторые выходы сумматоров первой группы соединены соответственно с первыми и вторыми входами сумматоров второй группы,1067500 18 Продолжение таблицы,. Номера разрядов старшей части результата младшей части результата 0 1 2 3 4 5 6 7 8 9 10 11 12 13 0 1 0 1 О 00 1 0 00 10 6 Элементы 6 памяти 7 1 1 10 0 0 0 ф угол ф/6/3 1 0 О 0 Е 5 сум. О. 0 0 О 1 0 1 0 1 0 0 пер. 0 1 1 0 0 0 0 О 00 1 . 1 0 7 Элементы 6 памяти 7 0 1 О 1 0 1 0 00 0 00 0 0 О .10 О 00 О 0 0 поправка 3 25 сум. 0 0 1 1 0 0 0 О 1 О 1 0 0 пер. 0 О О 0 0 О 1 Буферные 8 регистры 9 10 0 Дополнительные единицыпоправки 0 рекция О 1 1 еэультат а н н е . В таблице единицамиразряды, в которых ницы в данном так момент могут быть П е памяти 6,7 данво. лементо ряда вп со сдвигом СостоянияТактэлементовустройства ны.Эначенна два и нулями обознможет появитьсяе, разряды, в колько нули, циф чены только те значение едиторых в данный ами не обоэначе1067500 первые выходы которых соединены соответственно с входами элементовпамяти первой группы, вторые выходысумматоров второй группы соединенысоответственно с входами элементовпамяти второй группы, первые выходы 3-т сумматоров второй группысоединены соответственно с входами 1-(щ)1 разрядов первогопразрядного буферного регистра, входв-го разряда которого соединен с выходом гп-го элемента памяти первойгруппы, вторые выходы 4-щ сумматоров второй группы соединены соответственно с входами 11-(а)1 разрядов второгощ-разрядного буферногорегистра, входы ви щ-го разрядовкоторого соединены с,шиной нулевогопотенциала, выходы1- (пЛ -гоэлементов памяти первой группы соединены соответственно с третьимивходами (3-ь)-го сумматоров второйгруппы, третьи входы первого.и второго сумматоров которой соединеныс шиной нулевого потенциала, выходы элементов памяти второй группысоединены соответственно с третьимивходами сумматоров первой группы,выходы 1(М+1) - (к+1 Ц элементов памяти первой группы соединены соответственно с т-К входами первого Ь-к)канального селектора устройства, выходы м-К разрядов первого буферногорегистра соединены соответственно ся-к входами второго Ь-к)-канального селектора устройства, выход которого соединен с первым входом первого одноразрядного сумматора, выходы в-к разрядов второго буферного регистра соединены соответственно с м-к входами третьего (а-К)канального селектора устройства,выход которого соединен с вторымвходом первого одноразрядного сумматора, выходы первого; второго итретьего триггеров соединены соответственно с первым, вторым и тре-,тьим входами второго одноразрядногосумматора, первый выход которогосоединен с третьим входом первогоодноразрядного сумматора, а второй Изобретение относится к области вычислительной техники и предназна-, чено для умножения чисел, поступающих синхронно в дополнительном коде младшими разрядами вперед.Известно устоойство для умножения.о -разрядных чисел, поступающих в дополнительном коде младшими раэвыход соединен с первым входомэлемента И-ИЛИ, второй и третийвходы элемента И-ИЛИ объединены исоединены с входами разрешения записи первого и второго буферных регистров, тактовыми входами четвертого н пятого триггеров, первымвходом первого элемента И и с вторым выходом синхронизации блока управления, четвертый вход элемента И-ИЛИсоединен с выходом (пъ-к)-канальногоселектора устройства, пятый входэлемента И-ИЛИ соединен с выходомчетвертого триггера и его первымустановочным входом, шестой входэлемента И-ИЛИ соединен с первымвходом второго элемента И и с выходом индикации окончания операцииблока управления, выход пятого триггера соединен с его первым установочным входом и с вторым входомвторого элемента И, выход которогосоединен с установочным входомпервого триггера, выход элементаИ-ИЛИ соединен с установочньм входом второго триггера, первый выходпервого одноразрядного сумматорасоединен с вторым входом первогоэлемента И, выход которого соединен с установочным входом третьег 6триггера, второй выход первогоодноразрядного сумматора являетсявыходом устройства, вторые установочные входы четвертого и пятоготриггеров соединены соответственнос выходами первых разрядов первогои второго регистров сомножителей,щ-к выходы дешифратора блока управления соединены соответственно суправлякщими входами первого, второго и третьего (т-к)-канальных селекторов устройства, выходы регистра блока управления соединены соответственно с установочными входамиЦ 1+1) в (в+1 Ц -го разрядов первогои второго регистров сомножителей,первый выход синхронизации блокауправления соединен с входами разрешения э аписи первого ивторого регистров сомножителей,рядами вперед, содержащее регистры множимого и множителя, группу элементов И, группу последовательных одноразрядных сумматоров, отдельиые элементы И, ИЛИ 1,Недостатком данного устройстваявляется пропуск половины рабочих циклов умножения, в течение которыхвыдаются младшие разряды произведения и логарифмическая зависимость длительности такта от разрядности чисел.Наиболее близким по технической 5сущности к изобретению являетсяустройство для умножения последовательных о-разрядных двоичных кодов,содержащее и-разрядный распределитель, (о)-разрядный сдвиговый регистр, первую и .вторую группу элементов И, группу последовательныходноразрядных сумматоров, первый ивторой 9 -триггеры, элемент ИЛИ,элемент задержки, первый последовательный одноразрядный сумматорпервый элемент И, второй последОвательный одноразрядный сумматор,(и)-разрядный статический регистр,каждый единичный разрядный входкоторого соединен с выходом соответствующего элемента И первой группы, а каждый единичный разрядныйвыход подключен к первому входу соответствующего элемента И второйгруппы, информационный вход (о)- разрядного сдвигового регистра соединен с шиной множимого и вторымвходом первого элемента И второйгруппы, единичный выход 1-го раз"ряда сдвигового регистра подключен 30к второму входу (+1)-го элемента Ивторой группы (ь 1,2,о), выход(+1)-го элемента И второй группысоединен с первым входом-го последовательного одноразрядного сумматора . группы, единичный вход ъ=горааряда и -разрядного распределителя подключен к первому входу( +1)-го элемента И первой группы, причем первый .вход первого 40элемента И первой группы ивход оаспределителя соединеныс выходом элемента ИЛИ, один извходов которого подключен к шинеуправления, а другой вход подсоединен к элементу задержки, выход которого связан с единичным выходоми-го разряда распределителя, вторые входы элементов И первой группы подключены к шине множителя, авходы синхронизации первого и второго Э-триггеров соединены с единичным выходом (и)-го разряда распределителя, причем информационныйвход первого Ъс-триггера подключенк шине множимого, а информационныйвход второго Тй.-триггера соединенс шиной множителя, единичный выход(и) -го разряда распределителя под-,ключен к первому входу первого последовательного одноразрядного сумматора, второй вход которого подключен к нулевому выходу последне,го разряда сдвигового регистра, а вы.ход соединен с первым входом первого элемента И, второй вход кото рого подключен к единичному выходу второго Ъ+ -триггера, а выход соеди;нен с первым входом второго последовательного одноразрядного суьячатора, третью группу элементов И, группу элементов НЕ, три дополнительных последовательных одноразрядных сумматора, три дополнительных элементи И и один дополнительный элемент НЕ И-триггер и И-разрядный элемент задержки, нулевой вход-го разряда статического регистра соединен с единичным выходом .-3)-го разряда распределителя, причем нулевой вход первого разряда статического регистра подключен к единичному выходу (о)-го разряда распределителя, нулевой выход второго разряда статического регистра соединен с единичным выходом й -го разряда,рас-пределителя, а нулевой вход третьего разряда статического регистра подключен к выходу элемента ИЛИ, шина множителя через последовательно соединенные п -разрядный элемент задержки и дополнительный элемент НЕ связана с первым входом первость дополнительного последовательного . сумматора, второй вход которого подключен к единичному выходу (О)-го разряда распределителя, а выход подключен к первому входу первого дополнительного элемента И, второй вход которого подсоединен к единичному выходу первого Ъ-триггера, а его выход соединен с первым входом второго дополнительного последовательного одноразрядного сумматора, второй вход которого подключен к выходу второго последовательного одноразрядного сумматора, а выход соединен с первьаа входом третьего дополнительного одноразрядного сумматора, второй вход которого подключен к выхбду второго дополнительного элемента И, а выход соединен с первым входом третьего дополнительного элемента И, второй вход которого подключен к единичному выходу 3-триггера, а выход соединен с шиной произведения, причем нулевой и единичный входы ЯЗ -триггера соединены соответственно с единичными выходами (я)-го и (и)-го разрядов распределителя, входы второго дополнительного элемента И подключены к единичным выходам щтриггеров и к единичному выходу (и)го разряда распределителя, первый вход ъ-го элемента И третьей группы подсоединен к входу соответствующего элемента НЕ группыу. выход .которого соединен с единичным выходом (-1)-го разряда распределителя, а другой вход подключен к выходу (о)-го последовательного одноразрядного сумматора группы, а выход соединен с вторым входомс-го последовательного одноразрядного сумматора группы, причем первый вход первого элемента И третьей группы через соответствующий элемент НЕ группы соединен с выходом элемента ИЛИ, другой вход подключен к выходу первого элемента И второй группы, а выход соединен с вторым входом первого последовательного одноразрядного сумматора группы, выход последнего элемента И третьей группы подключен к второму входу второго последовательного одноразрядного сумматора, причем нулевые входы 3)-триггеров соединены с единичным выходом (л)-го разряда распределителя 1 21.Недостатками этого устройства являются большая длительность такта, соответствующая максимальному времени пробега сигнала по последователь ной суммирующей цепи, и зависимость длительности такта от разрядности сомножителей. Цель изобретения - повышение25быстродействия устройства.Поставленная цель достигается тем,что в последовательное множительноеустройство, содержащее первый и второй регистры сомножителей, группуэлементов И, первую группу из в одноразрядных сумматоров, первый ивторой элементы И, первый и второйодноразрядные сумматоры, первый,второй и третий триггеры, причемразрядные выходы первого и второго 35регистров сомножителей соединенысоответственно с первыми и вторымивходами элементов И группы, выходыкоторых соединены соответственно спервыми и вторыми входами сумматоров первой группы, введены первыйи второй т-разрядные буферные регистры, вторая группа из гн+1 одноразрядных сумматоров, первая ивторая группы из +1 элементов памяти, первый, второй и третий(в-к) -канальные селекторы, четвертый ипятый триггеры, элемент И-ИЛИ иблок управления, содержащий генератор тактовых импульсов, регистр,первый и второй элементы ИЛИ,(щ-к)-канальный селектор, дешифратор, первый и второй Ъ-триггеры,1 к-триггер, причем выход генераторатактовых импульсов соединен с тактовыми входами регистра, первого ивторого В-триггера,ЗК-триггера иявляется тактовым выходом блока уп"равления, щ -к входы (111-к) -канальногоселектора соединены соответственно свыходами Цв)-(к)3 разрядов 60регистра и являются выходами блокауправления, первый вход первого элемента ИЛИ соединен с входом внешне 3синхронизации блока управления, а выход первого элемента ИЛИ соедиЙен с 5 входом установки в единицу первогоО-триггера и является первым выходомсинхронизации блока управления, выход первого Ъ-триггера соединен свходами установки в единицу второгоЭ-триггера, ЭК -триггера и являетсявторым выходом синхронизации блокауправления, входы установки в нольпервого и второго 0 -триггеров и входсброса 3 К-триггера объединены и соединены с установочным входом блокауправления, первый вход второгоэлемента ИЛИ соединен с выходомпервого Э -триггера, второй вход второго элемента ИЛИ соединен с инверсным выходом ЗК -триггера, который является третьим выходом синхронизации блока управления, а выход второго элемента ИЛИ соединенс входом установки в ноль регистра,вход установки в ноль -"к -триггераявляется входом запуска блока управления,.а его прямой выход - установочным выходом блока управления,выход второго П -триггера являетсявыходом индикации окончания операции блока управления,) од, (пт-квходы дешифратора являются входамикода разрядности блока управления,управляющие входы 0 п-к)-канальногоселектора являются выходами блокауправления, причем первые и вторыевыходы сумматоров первой группы соединены соответственно с первыми ивторыми входами сумматоров второйгруппы, первые выходы которых сое-.динены соответственно с входамиэлементов памяти первой группы, вторые выходы сумматоров второй группысоединены соответственно с входамиэлементов памяти второй группы,первые выходы 3-я сумматоров второйгруипы соединены соответственно свходами (1-(п)1 разрядов первоготп-разрядного буферного регистра,вход и-го разряда которого соединенс выходом ъ-го элемента памяти первой группы, вторые выходы 4-щ сумма .торов второй группы соединены соответственно с входами (1-(в)1 разрядов второго Я-разрядного буферного регистра, входы щи а-горазрядов которого соединены с шинойнулевого потенциала, выходы (,1- бп)"го элементов памяти первой группысоединены соответственно с третьими входами (3-щ)-го сумматороввторой группы, третьи входы первого и второго сумматоров которой соединены с шиной нулевого потенциала.выходы элементов памяти второй группы соединены соответственно с третьими входами сумматоров первой группы,Выходы Дп 1+1) "(к+1)1 элементов памяти первой группы соединены соответственно с е-К входами первого5 Устройство содержит первый и второй регистры 1,2 сомножителей, группу элементов И 3, первую и вторую группы одноразрядных сумматоров 4,5, первую и вторую группы элементовб,7 памяти, первый и второй буферные регистры 8,9, первый, второй и третий (п-к)-канальные селекторы 10-12, первый и второй одноразрядные сумматоры 13,14, 1 первый-пятый триггеры 15-19, первый и второй элементы И 20,21, элементы И-ИЛИ 22 и блок 23 управления, причем разрядные выходы первого и второго регистров 1,2 сомножителей соединены соответственно с первыми и вторыми входами элементов И 3 группы, первые и вторые выходы сумматоров 4 первой группы соединены соответственно с первыми и вторыми входами сумматоров 5 второй группы, первые выходы .которых сое" динены соответственно с входами . , элементов б памяти первой группы,.вторые выходи сумматоров 5 второй группы соединены соответственно о входами элементов 7 памяти второй ЗО группы, первые выходы 3-в сумматоров 5 второй группы соединены соответственно с входами П-(в)3 Разря" дов первого буферного регистра 8, вход а-го разряда которого соеди нен с выходом ю-го элемента б памяти первой группы, вторые выходы 4-ъ сумматоров 5 второй группы соединены соответственно с входами С 1-(т)1 разрядов второго буферного 40 регистра 9, входы ш"1 и то-го разрядов которого соединены с шиной нулевого потенциала, выходы 1"(е 1)1- го элементов б .памяти первой группы соединены соответственно с третьими входами 3-е сумматоров 5 второй группы, третьи входы первого и второго сумматоров которой соединены .с шиной нулевого потенциала, выходы элементов 7 памяти второй группы соединены соответственно с третьими входами сумматоров .4 первой группы, .выходы Де+1) - (к+1 Й элементов 7 памяти второй группы соединены соответственно с т-к входами первого 5 т-к)-.канального селектора 10, выходы в-.к разрядов первого буферного рвгистра 8 соединены соответственно с т-к входами второго (е-к)-канального селектора 11, выход которого соединен с первым входом первого од- Ю норазрядного сумматора 13, выходыв-к разрядов второго буферного регистра 9 соединены соответственно ,с е"К входами третьего (в-к)-каиальч ного селектора 12, выход которого 65 соединен с вторым входом первого од бтва, выходы в-к разрядов первого буферного регистра соединены соответственно с а-к входами второго (щ-к)-канального селектора устройства, выход которого соединен с первым входом первого одноразрядного сумматора, выходы щ-ю разрядов второго буферного регистра соединены соответственно с в-к входами третьего (ъ-к)-канального селектора устройства, выход которого соединен с вторым входом первого одноразрядного сумматора, выходы первого, второго и третьего триг.геров соединены соответственно с первым, вторым и третьим входами первого одноразрядного сумматора, первый выход которого соединен с третьим входом первого одноразрядного сумматора, а второй выход сое. динен с первым входом элемента И-ИЛИ, второй и третий входы элемента И-ИЛИ объединены и соединены с входами разрешения записи первого и второго буФерных регистров, тактовыми входами четвертого и пятого тригге. ров, первым входам первого элемента Й и с вторым выходом синхронизации блока управления,.четвертый вход элемента И-ИЛИ соединен с выходом (щ-к)-.канального селектора устройства, пятый .вход элеМента И-ИЛИ соединен с выходом четвертого триггера и с его первым установочным входом, шестой вход элемента И-ИЛИ соединен с первым входом второго элемента И и с выходом индикации окончания опе рации блока управления, выход пятого триггера соединен с его первым установочным входом и с вторым входом второго элемента И, выход которого соединен с установочным входом первого триггера, выход элемента И-ИЛИ.соединен с установочным входом второго триггера., первый выход первого одноразрядного сумматора соединен с вторым входом первого элемента И, выход которого соединен с установочным входом третьего тригге; ра, второй выход первого одноразряд ного сумматора является выходом уст. ройства, вторые установочные входы четвертоо и пятого триггеров соединены соответственно с выходами первых разрядов первого и второго регистров сомножителей.щ-к выходыдешифратора блока управления соеди нены соответственно с управляюшнми входами первого, второго и третьег 6 (в-%)-канальных селекторов устройства, выходы регистра блока уп" равления соединены соответственно с . установочными входами Цк+1) - (в+19- го разрядов первого и второго регистровсомножителей, первый выход синхранизации блока управления соединен с входами разрешения записи первого и второго регистров сомножителей. На фиг.1 представлена Функциональная схема устройства; на Фиг,2 - Функциональная схема блока управления.норазрядного сумматора 13, выходы триггеров 15-17 соединены соответственно с входами нторого одноразрядного сумматора 14, первый выход которого соединен с третьим нходом одноразрядного сумматора 13, а второй выход соединен с перным входом элемента И-ИЛИ 22, второй и третий входы элемента И-ИЛИ 22 объединены и соединены с входами разрешения записи первого и второго буферных регистров 8,9, тактовыми входами триггеров 18,19, первым входом первого элемента И 20 и с вторым выходом синхронизации блока 23 управления, четвертый вход элемента И-ИЛИ 22 15 соединен с выходом (о-К)-канального селектора 10, пятый вход элемента И-ИЛИ 22 соединен с выходом четвертого триггера 18 и его первым установочным входом, шестой вход 20 элемента И-ИЛИ 22 соединен с первым входом второго элемента И 21 и с выходом индикации окончания операции блока 23 управления, выход пятого триггера 19 соединен с его первым 25 установочным входом и с вторым входом второго элемента И 21, выход которого соединен с установочным входом первого триггера 15, выход элемента И-ИЛИ 22 соединен с устано" 30 ночным входом второго триггера 16, первый выход первого одноразрядного сумматора 13 соединен с вторым входом первого элемента И 20, выход которого соединен с установочным входом третьего триггера 17, второй выход перного одноразрядного сумматора 13 является выходом устройства, вторые установочные входы триггеров 18,19 соединены соответственно с выходами первых разрядов первого 40 и второго регистров 1,2 сомножителей, п-к выходы дешифратора блока 23 управления соединены соответственно с управляющими входами (ш- к)-канальных селекторов 10-12, выходы регист ра блока 23 управления соединены соответственно с установочными вхо" дами (к+1) в (В+1)1 -го разрядов первого и второго регистров 1,2 сомножителей, первый выход синхронизации 50 блока 23 управления соединен с входами разрешения записи первого и второго регистров 1,2 сомножителей;Блок 23 управления содержит генератор 24 тактовых импульсов , ре гистр 25, первый элемент ИЛИ 26, (щ-к)-каналвный селектор 27, дешифратор 28, первый и второй 2-триггеры 29,30,Ж-триггер 31 и второй элемент ИЛИ 32, причем выход генератора 24 тактовых импульсов соеди" нен с тактовыми входами регистра 25,первого и второго Ъ -триггерон 29,ЗО,ДК -триггера 31 и является тактовым выходом блока 23 управления,в-К входы (щ-К)-канального селектора 27 соединены соответственно свыходами (М -1) - (К -1 Ц разрядоврегистра 25 и являются выходамиблока 23 управления, первый входпервого элемента ИЛЙ 26 соединен свыходом (в-к)-канального селектора27, второй вход первого элементаИЛИ 26 соединен с входом внешнейсинхронизации блока 23 уйравления,а выход первого элемента ИЛИ 26соединен с входом установки в единицу первого Ъ-триггера 29 и является первым выходом синхронизацииблока 23 управления, выход первогоЭ-триггера 29 соединен с входамиустановки в единицу второго 3-триггера ЗО,Ж-триггера 31 и являетсявторым выходом синхронизации блока 23управления, входы установки в нольпервого и второго Э-триггеров 29,30,и вход сброса З)-триггера 31 объединены и соединены с установочнымвходом блока 23 управления, первыйвход второго элемента ИЛИ 32 соединен с выходом первого Э-триггера29, второй вход второго элементаИЛИ 32 соединен с инверсным выходом 2 К -триггера 31, который является третьим выходом синхронизации блока 23 управления, а выходвторого элемента ИЛИ 32 соединен свходом установки в ноль регистра 25,вход установки в ноль дК-триггера31 является входом запуска блока 23управления, а его прямой выход -установочным выходом блока 23 управления, выход второго -триггера30 является выходом индикации окончания операции 23 управления, входы дешифратора 28 являются входами кода разрядности блока 23 управ,ления, а управляющие входы (Ь-К)-канального селектора 27 соединенныесоответственно с выходами дешифратора 28, являются выходами блока 23управления. Устройство работает следующим образом,В качестве примера возьмем умножение двух шестиразрядных чисел,выраженных в виде правильных дробейв дополнительном коде Х=-10/32,1=30/32. Результат умноженияС=Х=-300/1024- "-9/32.Вес чисел /О/ /-1/ /-2/ /-3/ /-4/ /-5/Х/32 1, 1 О 1 1 0У=30/32 О, 1 1 1 1 0поправка 1 0 дополнительныеединицы поправки Вес резуль- /О/ /"1/ /-2/ /-3/ /-4/ /-5/ /-6/ /-7/ /-8/ /-9/ /-10/тата Результат-300/1024 1, 1 0 1 О 1 1 0 коррекция 0 0 поразрядной суммы0 0 переноса -0 0 0 1 Буферные регистры 1 1 0 0 С=-9/32 О 1 -результат с учетом коррекции Как видно иэ представленной диаграммы умножения, с приходом каждо"го иэ следующих разрядов чисел кимеющемуся уже результату добавляется еще два числа, изображенныхна диаграмме в виде фугла". Эти двачисла представляют в общем случаерезультат логического умножения каж"дого иэ пришедших в данном такте разрядов одного числа на все пришедшие ранее разряды другого числа, где конъюнкция данных пришедших раэ рядов берется только один раз. Споследовательным поступлением слеДующих разрядов чисел образуются новые ффуглыфф, при таком образовании оба сомножителя используются одновременно как множимые и как мно 14106750013жители. Пусть до прихода младших разрядов чисел есть два числа, выраженные нулями. После прихода младших разрядов к этим числам добавляется /1/ фуголф. Образуем иэ них два числа результата, полученные с запоминанием переносов, в виде поразрядных сумм и переносов. После прихода следующих разрядов к двум числам результата первого такта добавляются два числа /2/ углаф. Образуем из этих четырех чисел следующие два числа результата второго такта в виде поразрядных сумм и переносов. С приходом следующих разрядов процесс образования двух 15 чисел результата из четырех исходных повторяется. При образовании двух чисел результата очередного такта сигнал распространяется через данный и следующий эа данным 2 О разряды, т.е. через два одноразрядных сумматора. До прихода знаковых разрядов этот процесс повторяется беэ изменения, и Фактом записываются знаковые разряды и об разуются два числа результата и такта. Следующим П+1 тактом к двум числам результата и такта нужно добавить два числа поправки и получить результат+1 такта также в виде двух чисел. Для получения поправки в и+1 такте необходимо определить коньюнкцию" знаковых раэря" дов каждого из чисел на все ранее пришедшие разряды другого числа, взятые в инверсном значении. Таким образом, для получения результата с учетом поправки в виде двух чисел по и +1 такту нужно произвести ин-, версный сдвиг чисел, в этом случае поправка получится в виде фугла; 40 причем, в первых разрядах регистров приема сомножителей нужно запомнить значения знаковых разрядов, а .во вторые разряды записать нули. Регистры сомножителей должны .иметь для этого 45 в+1 разряд и требуемун коммутирующую логику. Процесс умножения с получением двух чисел результата для чисел приведенного примера представлен и рассмотрен в таблице состоя- рр ний. После о+1 такта образуются два числа, для получения общего результата умножения .нужно сложитьэти два числа вместе со значениями дополнительных единиц поправки и 55 значением старшего разряда младшей части результата (коррекции), Полу-. ченное значение является общим ре" эультатом умножения с учетом коррекции. Для этого оба числа результата о+1 такта переписываются по 0+2 такту в буферные регистры 8,9, младшие их разряды подаются на входы дополнительного сумматора 13, а значение коррекции подается на сумматор 14, на выходе устройства получается младший разряд результата. Приемная часть устройства готова к умножению следующих чисел, од" новременно с их умножением выдает" ся результат предыдущего цикла.После первого такта на сумматор 14 подаются дополнительные единицы поправки, затем с каждым тактом происходит вывод результата иэ буферных регистров 8,9. После итакта на выходе появляется значение знакового разряда результата.Таким образом, при умножении оба сомножителя используются одновременно как множимые и как множители. Результат умножения формируется в два этапа, сначала одновременно с вводом чисел получают два числа первого этапа, затем из двух чисел первого этапа, единиц поправки и кор. рекции последовательно получают результат умножения в виде одного числа. Младший разряд результата появляется на выходе в одном так" те с подачей младших разрядов следующих чисел. Цикл умножения состоит иэ и+2 тактов, каждый такт имеет постоянную длительность, не зависящую от разрядности чисел п и равную Т = =2 С+й, где й - время пробега сигнала через одноразрядный сумматор,время пробега сигнала через элемент И.Наибольший технико-экономический эффект от применения предлагаемого множительного устройства можно получить при его реализации в виде набора интегральных микросхем (с ведущими и ведомыми устройствами), так как высокое быстродействие при непрерывном цикле работы делают его универсальным последовательным умножителем чисел,. записанных в дополнительных кодах что, в свою очередь, позволит унифицировать типы последовательных умножителей.и16 1067500 15 СостоянияТакт элементов устройства Номера разрядов старшей части результата 0 1 2 3 4 5 6 7 1 Элементы 6 памяти 7 ф,угол" /1/3 0 Е 5 сум. пер.младшей части результата 8 9 10 11 12 13