Устройство для контроля принимаемой информации

0 06 08 ГО О ОПИСАНИЕ ИЗОБРЕТЕНИ АВТОРСКОМУ СВИДЕТЕПЬСТВУ й т- ом ельство СССР1/08, 1977я- м ДАРСТНЕННЬЙ НОМИТЕТ СССР М ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ(56 1. Принципы работы системыУВИ/370. Под ред. ЛИ.Райкова,И.Мир ф 1975, с.331.2. Авторское свидетельство ССР 445045 кл. О 06,Р 11/08 19723. Авторское свидетР, 739538 . кл, 6 06 Г 1.(54)(57) 1, УСТРОИСТВОДЛЯ КОНТРОЛЯ ПРИНИМАЕМОЙ ИНФОРМАЦИИ содержащее и-байтный передающий регистр,п-байт. ный приемный регистр, 2 п блоков свертки по модулю два, 2 ш дополнительных блоков свертки по модулю два, блок сравнения, содержащий двегруппы сумматоров по модулю два и элемент ИЛИ, приМем выходы п-,байтного, передающего регистра соединены ссоответствующими входами и-байтного приемного регистра, выходы и-байтного приемного регистра соединены с соответствующими входами и блоков свертки по модулю два первой группы, выходы которых связаны с первыми входами соответствующих и сумматоров по мо-. дулю два первой группы, выходы и-байтного передающего регистра .подключены к соответствующим входам и блоков свертки .по модулю два второй группы, выходы которых соединены с вторымивходами соответствующих и сумматоров по модулю два первой груп пы, выходы 1-го разряда всех байтов передающего регистра связаны с входами соответствующих ш дополнительных блоков свертки по модулю два нер вой группы, выходы которых соединены с первыми входами соответствующих ш сумматоров по модулю два второй группы, выходы 1 -го .разряда всех байтов приемного регистра соединены с входами соответствующих ш дополнительных блоков свертки по модулю два второй группы, выходы которых связаны с вторыми входами соответствующих ш сумматоров по модулю два второй группы, выходы сумматоров но модулю два первой и второй групп подключены к соотве ствуюшим группам входов элементаИЛИ, выхбд которого является выход сигнала обнаружения ошибки, о т л ич а ю щ е е с я тем что, с целью расширения функциональных возможностей устройства за счет коррекции однократных ошибок, бпок сравнения ,содержит первый и второй элементы .ИСКЛЮЧАЮЩЕЕ ИЛИ и элемент И с динамическим выходом, причем выходы и сумматоров по модулю два первой груп ;сы соединены с соответстнуыниын нто- С дами первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выходы ш сумматоров по модулю д два второй группы связаны с соответствующими входами второго элемента ИСКЗПОЧАЮЩЕЕ ИЛИ, выходы пер. вбго и второго элементов ИСКЛЮЧАЮЩЕЕ :ИЛИ подклюЧены к соответствующим входам элемента И сдинамическим вы;ходом, выход которого является выходом 1 Газрешения коррекции блока сравнения.2, Устройство по и. 1, от л и.ч а ю щ е е с я тем что каждый байт приемного регистра содержит ш ИВТ- . триггеров (где ш - число разрядов в байте) и ш элементов И, причем выходы элементов И подключены к тактовым и синхронизирующим входам соответствующих триггеров, первые входы всех элементов. И подключены к шине разреаения коррекции блока сравнения вторые входы всех элемен тов И соединени,с выходом 1-го сумматора по .модулю два первой группы, третьи входы всех элементов И св заки с выходом 3 -го сумматора по о1023333 дулю два второй группьР (3.=1,.ф;3=1 р)й- и 8-нходы каждого триггера приемного регистра соединены Изобретение относится к цифровой вычислительной технике н можетбыть использовано для контроля при,нимаемой.информации в электронновычислительных. машинах.Известно устройство для контроляпередачи информации н .универсальныхвычислительных машинах Единой системы (ЕС ЭВМ), содержащее 2 п блоковсвертки по модулю дна, выходы которых соединены с блоком сравнения,выход которого является ныходом,устройства(1.Недостатками данного устройстваявляются отсутствие возможности коррекции однократных ошибок н обнаруже ния ошибок кратности 2 н байте,Известно Устройство, для обнаружения и локализации одиночных ошибокпри передаче цифровой информации,содержащее приемный регистр информации, подключенный линией связик передающему регистру, выходы кото 1 рого соединены с входами первойсхемы кодирования, к ныходам которой через линию связи подключены входы приемного регистра контрольныхразрядов, и регистр ошибки, выходы которого через дешифраторслова ошибки соединены с входамиприемного регистра инфбрмации, схе" 3 Ому сравнения, включенную между приемным регистром контрольных разрядови регистром ошибки,.и вторую схему кодирования, включенную между .приемным регистром информации и схемой сраннения 23.Недостатками устройства являютсябольшой объем оборудования .и отсут-/ствие возможности исправления однократных ошибок,Наиболее близким к изобретениюявляется устройство для контроляпринимаемой информации, содержащее и-байтный передающий регистр,и-байтный приемный регистр,2 п блоков свертки по модулю два, 2 в дополнительных блоков свертки по модулю два, выходы и-байтного передаю-.;щего регистра соединены с соответствующими входами и-байтного приемного регистра, выходы и-байтного 50приемного регистра соединены с соответствующими входами первых и блоков свертки по модулю два, выходыпбайтного передающего регистра соединены с,соответствующими вхопами 55 соответственно с нулевым и единичным выходами соответствующего емутриггера передающего регистра. остальных и блохов свертки по модулю два, выходы 1-го 1 разряда всех байтов передающего регистра соедине; ны с входами -го из первых ю дополнительных блоков свертки по модулю два, выходы 3-го разряда всех байтов приемного регистра соединены с входами )-го из остальных щ дополнительных блоков свертки по мо дулю два, выходы всех блоков свертки по модулю два соединены с входами блока сравнения, выход которого является выходом устройства ( 3)Однако известное устройство характеризуется невозможностью коррекции однократных ошибок.Целью изобретения является расширение Функциональных возможностей эа счет коррекции однократных ошибок.Поставленная цель достигается тем, что в устройстве для контроля прини- . маемой информации, содержащем и-байтный передающий регистр,п-байтный приемный регистр, 2 п блоков. свертки по модулю два, 2 в дополнительных блоков свертки по модулю два, блок сравнения, содержащий две группы сумматоров по модулю два и элемент ИЛИ, причем выходы п-байтного передающего регистра соединены с соответствующими входами п-байтного приемного регистра, выходы п-байтного приемного регистра соединены с соответствующими входами и блокОв свертки по модулю два первой группы, выходы которых связаны с первыми входами соответствующих п сумматоров по модулю два первой группы, выходы и-байтного передающего регистра подключены к соответствующим входам й-блоков свертки по модулю два второй группы, выходы которых соединенЫ со вторыми входами соответствующих и-сумматоровпо модулю два первой группы,выходы 1-го разряда всех байтов передающего. регистра связаны с входами соответствующих в дополнительных блоков. свертки по модулю два первой группы, выходы которых соединены с первыми входами соответствующих щ сумматоров по модулю дна . второй группы, выходы 3-го разряда ,всех байтов приемного регистра соединены с входами соответствующих щ дополнительных блоков свертки по модулю два второй группы, выходы которых.1023333связаны с вторыми входами соответ- свертки по модулю два 3 -выходы4 -иствующих щ сумматоров по модулю , -го разряда всех байтов передающегодва второй группы, выходы сумматоров регистра 1 соединены с входами -гопо модулю два первой и второй групп из первых щ дополнительных блоковподключены к соответствующим груп- свертки по модулю два 5 -5 выходы1 йпам входов элемента ИЛИ, выход ко--го разряда всех байтов приемиоготорого является выходом сигнала об- регистра 2 соединены с входами -гонаружения ошибки, блок сравнения со-. .из остальных щ дополнительных блоковдержит первый и второй элементы. свертки 6 -би,.ИСКЛЮЧАЮЩЕЕ ИЛИ и элемент И с динами-. . Блок 7 сравнения содержит две групческим выходом, причем выходы и10 пы и и щ сумматоров 8 и 9 =о модулюсумматоров по модулю два первой груп- . два, элемент ИЛИ 10, первый 11 и вто-,пы соединены с соответствующими вхо-.Рой 11 элементы ИСКЛЮВАЮЩЕЕИЛИ,дами первого элемента ИСКЛЮЧМОщЕЕ . элемент И .12 с прямым динамическимИЛИ, выходы .щ сумматоров по модулю : . выходом, выход 5. в .го блока свертки :два второй группы связаны с соот-. " 15 по модулю два первой группы из иветствующими входами второго элемен- блоков 4 -4 свертки по модулю двата. ИСКЛЮЧАЮЩЕЕ ИЛИ, выход первогосоединен с первым входом 1-го суми второго .элементов ИСКЛЮЧАЮЩЕЕ ИЛИ матора 8 по модулю два первой групподключены к соответствующим вхо- . . =ы из и сумматоров по модулю два,дам элемента И с динамическим вухо второй вход которого соединен с дом, выход которого является выхо- . выходом 1-го блока свертки по модудом разрешеиия коррекции блока срав-. лю два второй группы из й блоковнения. 34 -3 .свертки по модулю два (1=1,Кроме того, каждый байт приемно-2й) выход )-го блока сверткиго регистра содержит щ ВОТ-тригге по модулю двавторой группы щ доров (где щ - число разрядов в бай- полнительных 6 -6 д, блоков свертки,те) и щ элементов И, причем выхо- .,по модулю два соединен с первым ды элементов И подключены к тактовым:входом 7-го сумматора 9 по модулю и сннхроннзирующим входам соответ- ; два из .второй группы щ сумматоровствующих триггеров, первые входы всех 0 по модулю два, второй вход котороэлементов И подключены к шине раз- . го соединен:с выходом-го блокарешения коррекции .блока сравнения свертки по модулю два первой групвторые входы .всех элементов И дое- пы, из щ дополнительных блоков 5 -5 н,динены с выходом 1-го сумматора по свертки по модулю два (1,2 .,щ),модулю два первой группы, третьивыходы и сумматоров 8 по модулювходы всех элементов И связаны с . З два первой группы соединены с пер. выходом,7 го сумматора по модулю вой группой входов элементов ИЛИ 10 .два второй группы 3.=1и;3=1щ) и входами первого элемента ИСКЛЮЧАЮВ- и я-входы каждого тРиггеРа щЕЕ ИЛИ 114, выходы суммуторов 9приемного регистра соединены соот- : по модулю два соединены со второйветственно с нулевым и единичным. 40;группой элемента ИЛИ 10 и входамивыходами соответствующего ему триг- второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 1,гера передающего регистра. выходы первого 114 и второго 11 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединейы сНа фиг. 1 приведена структурная . входами элемента И 12 с прямымдинасхема устройства для контроля прини мическим выходом, выход 13 которого .маемой информации 1 на фиг, 2 - ;является шиной сигнала разрешенияструктурная. схема 1-го байта прием- : коррекции, выход 14 элемента ИЛИ 10ного регистра; на фиг, 3 - вре-является выходом устройства.менная диаграмма работы устройства.Устройство для контроля принимае- .э 0 . Приемный регистр 2 выполнен намой информации содержит и-байтный ВЯТ-триггерах 15 и содержит в каждомпередающий регистр 1, и-байтный прием- разряде дополнительный элемент И 16, фный регистр. 2, 2 и блоков свертки по .,причем счетный вход и вход синхронимодулю два - 3 -3 и 4 -4 н ,2 щ .зации каждого триггера регистра 2дополнительных блоков свертки по мо- "соединены с выходом соответствующегодулю два в , 54 -5 и 6 -бщ, блок 7 дополнительного элемента И 16, персравнения. Выходы и-байтного пере- вый вход всех дополнительных элемендающего регистра 1 соединены с соот- . тов И 16 соединен с шиной разрешенияветствующими входами и-байтного при- коррекции 13, выход 1-го сумматора 8емного регистра 2, выходы и-байтного по модулю два первой гРУппы иэ и сумприемного регистра 2 соединены с .60 маторов по модулю два блока 7 сравсоответствующими входами первых и нения соединен с вторым входом всехблоков свертки по модулю два 44 -4 дополнительных элементов И 16 Т-.говыходы и-байтного передающего ре-байта 17 приемного регистра 2, выгистра 1 соединены с соответствую- ,ход -го сумматора 9 по модулю двашимивходами остальных и блоков 65:второй группы из щ сумматоров по моду 1023333лю два блока 7 сравнения соединенс третьим входом дополнительного.элемента И 1 б.-го разряда каждогобайта приемного регистра 2 (1=,1,2,.п) =1,2ш),Устройство рабстает следующим образом.Информация иэ и-байтного передаюшего регистра 1 передается в и-байтный приемный регистр "2. С цельюконтроля .передачи информации содержимое каждого байта 17 передающегорегистра 1 сворачивается в соответствуюшем блоке свертки 3 по модулю два, который формирует значениеконтрольного разряда а(. После при 15ема информации в регистр 2 содержимое каждого его байта 17. сворачивается в соответствуюшем блоке свертки 4 по модулю два, который. Формирует значение контрольного разряда 20Ь (1=1,2п).Кроме того, одноименные ) -е разряды всех байтов передающего регист- .ра 1 сворачиваются блоком свертки5 по модулю два, формирующем значение контрольного разряда с , аодноименные )-е разряды всех п байтов приемного регистра 2 сворачиваются блоком свертки 6 по модулю два,формирующем. значение контрольного 30разряда й( :1 с 2,ш)Сформированные значения контроль,ных разрядов а; Ь; поступают на входы 1-го сумматора 8 по модулю двапервой группы из и сумматоров по мо- З 5дулю два, а значения сй - на входы3-го сумматора 9 по модулю два второй группы из щ сумматоров по модулюдва блока 7 сравнения. В блоке 7сравнения с помощью сумматоров помодулю два производится попарноесравнение значений контрольных разрядов аи Ь;, с и й и формируютсязначения сигналов х, 7. по формуламх(=а Ь,(, 2 =с 9 Й,45где 9- символ операции сложения помодулю два..При отсутствии ошибок передачиинформации значения контрольных 50разрядов попарно совпадают,значения сигналов М(1=1,2 фуФ)м Е;( у ="12,щ) равны нулю, и на выходе 14 элемента ИЛИ 10 сигнал ошибкиотсутствует. 55Если при передачи информациивозникла ошибка четной кратностиили любой нечетной кратности, то значения одной или. нескольких пар контрольных разрядов не совпадают, на выходе одного или нескольких сумматоров по.модулю два формируются единичные сигналы и на выходе 14 эле (мента ИЛИ 10, как и в прототипе, выра, батывается сигнал обнаружения ошиб- . ки.Если же возникшая ошибка - однократная, то, кроме того, такая ошибка автоматически корректируется, Действительно, пусть, например, возникла ошибка в фиксированном (-м разряде 1-го байта. Тогда значения, контрольных разрядов ас и Ь,с и Й) попарно не совпадают, на выходе 1-го из первых и сумматоров 8 по модулю два формируется сигнал х 1, на выходе -го из остальных в сумматоров 9 по модулю два Формируется сигнал 2 1.- Значения выходных сигналов остальных сумматоров по модулю два равны нулю. При этом на выходах первого и второго элементов ИСКЛЮЧАЮЩЕЕ ИЛИ вырабатывается единичный сигнал. Элемент И 12 представляет собой обычный элемент И, к выходу ко" торого подключена дифференцирующая цепь. Поэтому на динамическом выходе элемента И 12 (на выходе дифференцирующей цепи) фррмируется импульсный сигнал разрешения коррекции, который поступает на первый вход всех дополнительных элементов И 16 приемного регистра 2. Одновременно единичный сигнал х поступает на второй вход всех дополнительных элементов И 16 байта 17 приемного регистра 2, а единичный сигнал 2 - ва третий вход дополнительного элемента И 16-го разряда каждого байта приемного регистра 2. В результате на всех трех входах дополнительного элемента И 16-го разряда 1-го байта действуют единичные сигналы. Поэтому на его выходе формируется единичный импульсный сигнал именяюший сосс(тояние триггера-го разряда 1-го байта приемного регистра 2 на противоположное. Таким образом, осущестс вляется коррекция всех однократных ошибок, возникающих при передаче ин- формации из передаюшего регистра 1 в приемный регистр 2.Ошибки кратности 2 и более не корректируются, так как при этом на выходе хотя бы одного элемента ИСКЛЮЧАЮЩЕЕ ИЛИ формируется нулевой сигнал и сигнал разрешения коррекции не вырабатывается.игнаянприя 1 игная оррекци оррекцияшиит однисн Тираж.706, . ; Нственного комитета СССРбретений и открытий, Ж, Раушская наб., д, 4 ентае Ужгород, ул. Проектная, 4 илиал ППП ф Едактор М.Банду каз 4214/34 ВНИИПИ Госуд по делам и 113035 Моск