Устройство для контроля параллельного двоичного кода на четность

СОЮЗ СОЖТСНИХСООИАЛИСТИЧЕСНРЕСПУБЛИК 4 А ГОСУД ПО ДЕ Р 2.2 ельст 11/1(54)(57) УСТРОЙСТВО ДЛЯПАРАЛЛЕЛЬНОГО ДВОИЧНОГОчетиость по авт.св. М 87отличающеесяс целью расширения функцвозможностей за счет опреобразования параллельГрея в позиционный код,во введены группа из и И (где п- число разрядов КОНТРОЛЯКОДА на1166,тем, что,йональныхбеспеченияного кодав устройстэлементовкода Грея),рб 06 Р 11/10;606 Г 50 группа из итриггеров четности, второй элемент И и элемент задержки, причем вход синхронизации устройства соединен с первыми входами элементов И группы и через элемент задержки - с прямым входом второго элемента И, . выход каждого элемента И группы соединен со счетным входом соответствующего триггера четности группы, выходы которых образуют группу выходов устройства, выход каждого разряда регистра соединен с вторым входом соответствуюшего элемента И группы, выход и-го разряда регистра соединен с инверсным входом второго элемента И и является .первым управлякицим выходом устройства, выход второгоИ элемента И является управлязнцим выходом устройства.Изобретение относится к вычислительной технике и может применятьсядля обнаружения ошибок при передачеинформации в двоичном коде, а такжев устройствах для преобразования кодов,5По основному авт. св. В 871166известно устройство для контроля параллельного двоичного кода на четность, содержащее элемент И, триггерчетности и регистр сдвига, каждый 0разряд которого содержит триггер,дополнительный элемент И и элементИЛИ, вход установки логической 1каждого триггера регистра сдвигаявляется информационным входом 15устройства, выход элемента И соединенсо счетным входом триггера четности, выход которого является выхо- .дом устройства, первый вход элемента И соединен с выходом регистрасдвига, а второй вход элемента Исоединен с синхронизирующим входомустройства, в каждом разряде регист-ра сдвига единичный выход триггерасоединен с первыми входами соответствующего дополнительного элементаИ и элемента ИЛИ, выход которогосоединен с 0-входом триггера последующего разряда регистра и со вторым входом элемента ИЛИ последующего разряда регистра, Э-вход триггера старшего разряда соединен совторым входом элемента ИЛИ данногоразряда и со входом сигнала логического нуля устройства, выход эпемента ИЛИ младшего разряда являетсявыходом регистра, синхронизирующий вход устройства соединен совторыми входами дополнительных элементов И, выходы которых соединены с синхронизирующими входами триггеров 40 соответствующих разрядов 1.Известным устройством решается задача контроля на четность двоичного кода как позиционного, так и непозиционного, например, двоичного кода Грея, Последний нашел широкое применение в аналого-цифровых преобразователях в связи с малой ошибкой неоднозначности. Однако в связи с непозиционностью двоичного кода Грея возникает необходимость преобразования его в позиционный двоичный код. Очень часто приходится решать одновременно задачу контроля двоичного кода Грея на четность и его преобразование в позиционный двоичный код, что известным устройством реализовать нельзя.Целью изобретения является расширение функциональных возможностей устройства за счет обеспечения пре образования параллельного кода Грея в позиционный двоичный код,Поставленная цель достигается .тем, что в устройство введены группа из иэлементов И (где п - чис ло разрядов кода Грея), группа из итриггеров четности, второй элемент И и элемент задержкй, причем вход синхронизации устройства соединен с первыми входами элементов И группы, через элемент аадержки связан с прямым входом второго элемента И, выход каждого элемента И группы .соединен со счетным входом соответствующего триггера четности группы, выходы которых образуют группу выходов устройства, выход каждого разряда регистра соединен со вторым входом соответствующего элемента И группы, выход и-го разряда регистра соединен с инверсным входом второго элемента И и является первым управляющим выходом устрой. ства, а выход второго элемента И является вторым управляющим выходом устройства.Введение дополнительных триггеров четности и вторых дополнительных,. элементов И позволяет расширить функциональные возможности устройства за счет преобразования кода Грея в позиционный двоичный код.На чертеже представлена схема предлагаемогоустройства при п=4,В состав устройства входят регистр сдвига 1 с разрядами 1-1,1-2,1-3,1-4, в каждый из которых входят триггеры 2, первый дополнительный элемент И 3 и элемент ИЛИ 4, элемент И 5, триггер 6 четности, группа вторых дополнительных элементов И 7,8 и 9, группа триггеров 10,11 и 12, синхрони" зирующий вход 13 устройства и вход 14 сигнала логического нуля устройства, элемент задержки 15 и элемент И 16, первый и второй управляющие выход 17 и 18 устройства. Установка в нулевое состояние всех триггеров устройства условно не показана. Устройство работает следующим образом.В исходном состоянии триггеры 2 регистра сдвига, триггер б четности и дополнительные триггеры 10,11 и 12 четности находятся в нуле. вом состоянии.Контролируемый и преобразуемый код Грея подается на единичные входы триггеров 2 регистра сдвига 1 и записывается в нем. В тех разрядах, куда записаны логические нули входного кода Грея, нулевой потенциал с прямых выходов триггеров 2 блокирует соответствующий первый дополнительный элемент И 3 для прохождения через него синхронизирующих импульсов от синхронизирующего входа 13 устройства на синхронизирующий вход триггера 2, А прохождение логических единиц через разряд регистра сдвига, в котором записан логический нуль, осуществляется от входаЗаказ 4214/34 Тираж 706 Подписное ВНИИПИ Государственного комитета СССР по делам:изобретений и открытий 113035, Москва, Ж, Раущская наб д. 4/5филиал ППП фПатентф г,ужгород, ул,Проектная,4 разряда через элемент ИЛИ 4 на выход.Каждый синхронизирующий импульсзаписывает логический нуль поступающий от входа 14 сигнала логическогонуля устройства, а ближайший к этомувходу триггер 2, в котором храниласьлогическая единица, и одновременнопоступает через те вторые дополни- .тельные элементы И 7,8,9 и элементИ 5, на второй вход которых посту- Опает логическая единица с выходовэлементов ИЛИ 4 разрядов регистра1 сдвига, на счетные входы соответственно дополнительных триггеров 10,.11 и 12 четности и триггера 6 четности, изменяя их состояние на противоположное.егистр сдвига обнулится за количество синхрониэирующнх тактов,равное числу единиц контролируемогои преобразуемого кода Грея. Определимпри этом состояния триггера 6 четности и дополнительных триггеров 10,11 и 12 четности.Обозначим через Ь 4 ЬЬ и Ь 4 2значения двоичных битов разрядовкода Грея, а через а , а ,аи а 4значения состояний с 1 ютветствующихтригГеров четности 6,12,11 и 10,Триггер со счетным входом реали.зует опеРацию неравнозначности длявнутреннего состояния 8 (1), совпадающего с. функцией выхода а (1) вмомент времени 1, и единственноговхода Ь35 где а(й+Ц - выход, совпадающий свнутренним состоянием 8(1) через время ЬЙ.1 40Поэтому для состояния триггеровчетности 6,12,11 и 10 соответствен-но,.а ,а ,а и а 4 можно записать.":ь,Юь,аеь,а 2=Ь ЕЬ ВЬа=Ъ ЮЬ)а 4 Ь 4,Эта система равенств есть нечто иное, как значения позиционныхдвоичных разрядов.Значение ау является признакомчетности проверяемого кода Грея иодновременно младшим разрядом позиционного двоичного кода.Считывание позиционного кода спрямых выходов счетных триггеров6,12,11 и 10 производится при обнулении регистра 1 сдвига по сигналулогического фОфф на первом управляющем .выходе 17 устройства.Синхронизирующнй импульс, пройдяэлемент задержки 15 и элемент И 16( в случае, если на его инверсныйвход поступает логический "101 ф),поступает на второй управляющий.выход 18. По этому снгналу производится сбрасывание счетных триггеров6,12,11 и 10 в нуль и запись очередного параллельного двоичного числав регистр 1 сдвига,Время задержки в элементе 15 определяется временем переключения триггеров четности 6,12,11 и 10 и временем считывания информации с этихтриггеров.Использование устройства для контроля параллельного двоичного кодана четность предлагаемой конструкциипозволяет одновременно производитьконтроль параллельного кода Греяна чеуность и преобразование его впозиционный двоичный код,Кроме того, предлагаемое устройство преобразует код Грея в позиционный двоичный код за количество тактов синхронизирующих импульсов, равное количеству логических единиц вкоде Грея, Известные преобразователипараллельного кода Грея в позиционныйдвоичный код производят это преобразование или за количество тактов 2 пили за количество тактов и. Такимобразом, предлагаемое устройство обладает более высоким быстродействиемоперации преобразования параллельногокода Грея в позиционный двоичный код,