Устройство для вычисления координат антенной решетки

оо 999059 ОП ИСАНИЕ ИЗОБРЕТЕНИЯ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветскихСоциалистическихРеспублик(5)М. Кл. С, О 6 Р 1 игО Гееудеретеапэе кеиетет СССР(088.8) вв аелрк вэееретевке и еткрытийДата опубликования описания 25.02.83. Зайце Горьковский исследовательский физикопрн Горьковском ордена Трудового Красгосударственном университете нм, Н.И 1) Заявител чевскогоО ДЛЯ ВЫЧИСЛЕНИЯ КООЕННОЙ РЕШЕТКИ НА 2Недостатком такого устройства являеься то, что управляющие коды по коордннате получаются суммированием чиселтолько одного знака, причем операциясуммирования выполняется с полноразряднымн числами, вследствие чего устройство имеет низкое быстродействие.Кроме того, введение в него операцииокругления управляющих кодов по коор.дннате для повышения его точности ведетк большим аппаратурным затратам.Наиболее близким по технической сущности к предлагаемому устройству является устройство, содержащее регистр, 5 вход которого является входом устройства.блок сумматоров, выходы, которого яви- ются выходами устройства, два .блока ум- :ножения, элемент НЕ, два логическихкоммутатора, каждый Вз которых содержит о две группы элементов И по 1 элементовИ в каждой группе н 1-1 элементовИЛИ, причем выхсды регистра через первый и второй блоки умножения соединеныс первыми входами элементов И первой Изобретение относится к вычислительной технике, в частности к специализированным вычислительным машинам, н может быть использовано для вычисления управляющих кодов (значений фаз) по ксьордннате; вдоль которой излучатели располагаются на одинаковом расстоянии по прямой линии, в линейных, плоских, пнлнндрнческнх антенных решетках.Известно устройство; содержащее ре-. гистр,н сумматоры, в котором управля- . ющне коды по коордннате вычисляются умножением величины набега фазы на рас стоянии между излучателями на ряд чисел 1,2 М, где М+1 число строк в решетке. Причем в нем нз числа К на выходе регистра, сдвигом на разряд, два, трн н т.д. осуществляется умножение на 2,4, 8,16 н т.д., после чего в блоке сумматоров умножение на 3, 5, 6 н т.д. 2 сводится к сложению 2 К+К, 4 К+2 К, а также умножение на 7,11 н т.д., сводится к сложению уже полученных чисел7 К 6 К+К; 11 К=8 К+2 К+К н т.д. 13 9990 и второй групп каждого логического коммутатора вторые входы элементов И пер. вой группы каждого логического коммутатора объединены и соединены со знаковым выходом регистра и входом элемента НЕ, выход которого соединен со вторыми входами элементов И второй груп пы каждого логического коммутатора, выходы- 1-го элемента И второй группы каждого логического коммутатора соеди 1 О иены с первыми входами соответствующих элементов ИЛИ того же логического коммутатора, выходы 1-1,-2,2,1 элементов И первой группы каждого логического коммутатора соединены со вторы б ми входами 1,2., -2,-1 элементов ИЛИ того же логического коммутатора, выходы 1-х элементов И первой и второй групп и элементов ИЛИ каждого логического коммутатора соединены с соот- рф ветствующими входами блока сумматоров,В этом устройстве Рыходы регистра, на которых вырабатываются числа К,2 К, 4 К,8 К, 16 К, 32 К только одного знака соединены со входами первого и второго 25 множительных блоков соответственно 2Однако известное устройство обладает относительно низким быстродействием из-за потерь времени на распространение переноса при. суммировании чисел от млад-ЗО шего разряда к старшему. Введение в нем операции округления для повышения точности требует больших аппаратурных затрат.Целью изобретения является повышение быстродействия устройства.Поставленная цель достигается тем, что в устройство, содержащее коммутатор,. регистр, блоки вычисления кратного старших и младших разрядов и суммирующие блоки, причем первый вход коммутатора подключен к входу величины набега .фазы устройства, а второй вход - к входу знака устройства, выходы комму-" татора подключены соответственно к ин 45 формационным и знаковому входам регистра, выходы старших разрядов которого, соединены с входами блока вычисления кратного старших разрядов, а выходы младших разрядов подключены к информационным входам блока вычисления крат ного младших разрядов, входы первой группы первого суммирующего блока подключены к выходам старших разрядоВ регистра, а входы второй группы - к выходам блока вычисления кратного старших разрядов, выходы старших разрядов блока вычисления кратного младших разрядов подключены к входам первой группы вто 59 4рого суммирующего блока, выходы первого и второго суммирующих блоков подключены к соответствующим входам третьего суммирующего блока, выходы которого являются выходами устройства, введен четвертый суммирующий блок, причем к второй .группе входов второго суммирующего блока подключены выходы блока вычисления кратного старших разрядов, выходы старших разрядов блока вычисления кратного младших разрядов подключены к входам третьей группы первого суммирующего блока, выходы младших разрядов регистра соединены с входами четвертого суммирующего блока, выходы младших разрядов блока вычисления кратного младших разрядов подключены к входам четвертого суммирующего блока, соответственно, выходы которого подключены к соответствующим входам третьего суммирующего блока, вход логической единицы устройства подключен к соответствующему входу первого суммирук щего блока и блока вычисления кратного младших разрядов.На чертеже представлена функциональная схема устройства для М = 63.Устройство содержит логический коммутатор 1, регистр 2, блоки 3 и 4 вы числения кратного старших и младших разрядов соответственно, первый, четвертый, третий и второй суммирующие блоки 5-8 соответственно, сумматоры 9-71.Выходы логического коммутатора 1 подключены к входам регистра 2. Прямые и инверсные выходы регистра 2, соответствующие старшим разрядам, частичных произведений числа К, соединены со входами блока 3 вычисления кратного старших разрядов, первой группой входов первого суммирующего блока 5 и входами части сумматоров третьего суммирующего блока 6, а прямые и инверсные.выходы регистра 2, соответствующие младшим разрядам частичных произведений числа К, соединены со входами блока вычисления кратного младших разрядов и второй группой входов четвертого суммирующего блока 7, Выходы блока вычисления кратного старших разрядов соединены со второй группой входов первого суммирующего блока 5 и второй группой входов второго суммирующего блока 8. Часть выходов, соответствующая старшим разрядам чисел блока вычисления кратного младших разрядов, соединена с. третьей группой входов первого суммирующего блока 5 и первой группой входов второго суммирующего блока 8. Другая часть5 9990 выходов, соответствующая младшим разрядам блока вычисления кратного младших разрядов, соединена с первой группой входов четвертого суммирующего блока 7.Выходы:етвертого суммирующего блока 7 соединены со входами переноса сумматоров третьего суммирующего блока 6, выходы сумматоров первого 5 и второго 8 суммирующих блоков соединены с соответствующими входами треть1 О его суммирующего блока 6. Вход логической единицы устройства подключен к соответствующему входу первого суммирующего блока 5 и блока вычисления кратного младших разрядов.1Устройство работает следующим образом.Прямое или инверсное значение набега фазы на расстоянии между излучателями К (в зависимости от знака К) поступает 20 на вход регистра 2. Подключение прямого .или инверсного значения К обеспечивает ,ся коммутатором 1. Из регистра 2 группы старших разрядов значений частичных ,произведений К, 2 К, 4 К, 8 К и инверти- И ровацкого значения К, обозначаемые К, 2 К, 4 К, 8 К и К, поступают на вхос(ды блока 3 вычисления кратного старших разрядов, на выходах которого вырабатываются старшие разряды значений ЗК, 30 ,5 К, 7 К без учета переносов, воэникаю 3 цих в результате суммирования младших 1разрядов. Эти числа обозначаются ЗК ЗК", 5 К - 5 К, 7 К - 7 К, переносы обозначаются соответственно ЗК 5 Кф ф 33 7 К+. Из регистра 2 группы младших разрядов значений К, 2 К, 4 К, 8 К и инвертированного значения К, обозначаемые К(,н ц-2 К, 4 К, 8 К, К, поступают на входы блока вычисления кратного младших раэ 40 рядов, на выходах которого вырабатываются значения ЗК +ЗК, 5 Кн+5 К",Н7 К" +7 К, где ЗК", 5 К, 7 Кф- переносы в группу старших разрядов, возникающие при суммировании групп младших разря 43. дов. В блоках вычисления кратных значение 7 К получается не суммированием К+2 К+4 К, которое может быть выпол-. нено в два этапа, а вычитанием 8 К-К, которое выполняется в один этап. Операция вычитания выполняется суммированьМ ем 8 К+К иединицы в младшем разрядеЗначения (ЗК -ЗК), (5 К. -5 К ), (7 К -7 К ) поступают с блока 3 на вто(рые группы входов первого и второго суммирующих блоков 5 и 8, где суммируются со значениями ЗК, 5 К", 7 К( поступающаки с блока 4 нв третью группу входов первого суммирующего блока 59 Ь5 и первую группу входов второго суммирующего блока 8. На первый суммирующий блок 5 поступают также значения К , 2 К , 4 К с регистра 2 ( на первую группу входов) и сигнал 3; для округления чисел. В результате на выходах первого суммирующего блока 5 формируд, ются значения К, 2 К, ЗК7 К с округлением, на выходах второго сумми рующего блока 8 - значения ЗК(, 5 К, 7 К. Числа ЗК, 5 К, 7 К с выходов второго суммирующего блока, совместно с числами ЗК, 5 К", 7 К с выходов блока вйчисления кратного млвдприх раз рядов 4 образуют числа ЗК, 5 К, 7 К. Эти числа, числа 2 К, 4 К, 8 К с регист ра 2, а также формируемые сдвигом из перечисленных чисел 10 К, 12 К, 14 К, 16 К э 20 К в 24 К в 28 К е 32 К, 40 К, 48 К, 56 К цоступвют на входы треть его суммирующего .блока 6. В блока 6 суммированием указанных чисел с числами, поступающими с выходов первого суммирующего блока 5, формируются уп равляющие коды по координате.Младшие разряды значений К, ЗКц, 5 К, 7 К с выходов регистра 2 и блокая ц4 вычисления кратного младших разрядов поступают на входы четвертого суммируюшего блока 7, формирующего значения переносов в старшие разряды 9 Кф, 11 Кф,, 63 К+. Величины переносов поступают на входы переноса сумматоров 17, 19, 21,71. Старшие разряды значений 9 К+, 11 К+63 К, сдвинутые влево на 1,2, разрядов, поступают на входы переноса сумматоров 26, 30, 34;,70, нв выходах которых вырабатываются значе. ния 1 8 К, 22 К, 26 К62 К .Таким образом, учитываются результаты выполнения операций с .младшими разрядами чисел.(Предлагаемое устройство, при отно(. сительно небольших аппаратурных затратах, обеспечивает высокое быстродейст- вие благодаря тому, что операции выполняются с числами, имеющими в 2. раза меньшую разрядность. формула изобретения Устройство для вычисления координат антенной решетки, содержащее коммутатор, регистр, блоки вычисления кратного. старших и младших разрядов и суммирующие блоки, причем первый вход комму татора подключен к входу величины набега фазы устройства, а второй вход 9 МО7к входу знака устройства, выходы коммутатора подключены соответственно к информационным и знаковому входам региотра, выходы старших разрядов которого соединены с входами блока вычисления 5 кратного старших разрядов, а выходы младших разрядов подключены к информационным входам блока вычисления кратного младших разрядов, входы первой группы первого суммирующего блока под ф ключены к выходам старших разрядов регистра, а входы второй группы - к выходам блока вычисления кратного старших разрядов, выходы старших разрядов блока вычисления кратного младших раз рядов подключены к входам первой группы второго суммирующего блока, выходы первого и второго суммирующих блоков подключены к соответствующим входам третьего суммирующего блока, выходы 20 которого являются выходами устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения бЫстродействия, в него введен четвертый суммирующий блок, причем к второй группе входов второго 2 у суммйрующего блока подключены выходы 59 8блока вычисления кратного старших разрядов, выходы старших разрядов блока вычисления кратного младших разрядов подключены к входам третьей группы первого суммирующего блока, выходы младшихразрядов регистра соединены с входамичетвертого суммирующего блока, выходымладших разрядов блока вычисления кратного младших разрядов подключены квходам четвертого суммирующего блокасоответственно, выходы которого подключены к соответствующим входам третьегосуммирующего блока, вход логической единицы устройства подключен к соответствующему входу первого суммирующегоблока и блока вычисления кратного младших разрядов.Источники информации,принятые во внимание при экспертизе1, Самойленко В.И. Системы управления фазированными антенными решетками.Известия ВУЗов Радиоэлектроника .Т 22 э М 2 е 1979, с. 3-17.2. Авторское свидетельство СССРМ 758159, кл. С, 06 Р 15120, 1978