Устройство для управления памятью

84) УСТРОЙСГВО ДЛЯ УПРАВЛЕНИЯ ПАМЯТЬЮ2Целью изобретения является расширение области использования путем управ- .ения переменным числом блоков памяПоставленная цель достигается тем, что в устройство, содержащее регистр адреса, сумматор, дешифратор н блоки памяти, причем первый вход сумматора является входом устройства, выход суматора соединен с первым адресным вхоом каждого блока памяти, выходы дешитора соединены с управляющими вхсьми блоков памяти, введены преобразотель двоичного кода в двоична-д-й (где п - число блоков памяти), сдвига- тель, регистр числа, элемент ИЛИ и триггер переполнения, причем выход регистра адреса соединен с информационным входом преобразователя двоичного ода в двоично-о-й, информационный выход которого соединен с информационным ходом сдвигателя, выход регистра числа соединен с управляющщги входами преобразователя двоичного кода в двоично-й и сдвигателя, выходы переполнения тн. 6 Изобретение относится к пифровой вью числительной технике и может быть иопольэовано в устройствах управления БВМч лИзвестно устройство управления памятью, в котором обращение выполняется одновременно по всем блокам памяти .1)Недостатком етого устройстваявляет ся жесткое разделение адресногорегистра на старшую и младшую части, мНаиболее блнзкач к изобретению яв10 д ляется устройство .управления .памятью, фра содержащее регистр адреса, сумматор, . да дешифратор и блоки памяти, причем пер-. ва вые входы сумматора служат для подачи единицы младшего разрядами выходы сум 15 матора соединены с первыми адресными входами блоков памяти, управляющие входы которых соединены с входамн дев шифратора Г 2 3кНедостатком иэвестного устройства 20 является жесткое разделение разрядов в регистра на младшие и старшие, что не позволяет использовать устройство прн переменном количестве блоков памяти.15 3 990058которых соединены соответственно с пер- ших разрядах сдвигателя 3 основной. вым. и вторым входами элемента ИЛИ, адрес увеличивается в сумматоре 6 навыход которого соединен с входом триг- единицу,.в результате чего получаетсягера переполнения, вход дешифратора сое- дополнительный адрес. Оба адреса постудинен с выходом младших разрядов сдан- лают на адресные входы блоков памяти,гателя, выходы старших разрядов которо- Дешифратор 5 формирует для каждого изго соединены с вторым входом суммато блоков памяти управляющий сигнал,ра и вторыми адресными входами блоков указывающий по какому иэ адресов (оспамяти.новному или дополнительному) следуетНа чертеже приведена схема устрой О выполнить обращениества,Устройство содержит регистр 1 адре- Эти сигналы поступают на управляюса, преобразователь 2 двоичного кода в щие входы блоков памяти, Количестводвоично-й, сдвигатель 3, регистр 4 сигналов равно й, . При отсутствиичисла, дешифратор 5, сумматор 6, блоки части блоков памяти (ь(п ц,)часть уп 7 памяти, элемент ЙЛИ 8, триггер 9равляющих сигналов не используется.переполнения.Устройство работает следующим обра- Таким образом, предлагаемое иэобрезом. тение позволяет управлять переменнымАдрес обращения к памяти из регистра о числом блоков памяти и фиксировать слу 1 поступает в преобразователь 2, где в чаи обращения к отсутствующим блокамзависимости от количества блоков памяти, памяти,указываемого в регистре 4 и передаваемого на управляющие входы преобразователя 2, выполняется преобразование адФ о р м у л а и з о б р е т е н и яреса. Это преобразование не происходит,если число блоков памяти является сте- Устройство для управления памятью,пенью числа 2. В остальных случаях ад- содержащее регистр адреса, сумматор,рес переводится в двоично-кодируемуюдешифратор и блоки памяти, причем пер 11 -ю систему счисления ( о -количество ЗО вый вход сумматора является входомблоков памяти). устройства, выход сумматора соединен сС выходов преобразователя 2 адрес первым адресным входом каждого блокапоступает на сдвигатель 3, разделенный памяти, выходы дешифратора соединенына две части; старшую и младшую, с управляющими входами блоков памяти,Число разрядов в младшей части опре- о т л и ч а ю щ е е с я тем, что, с35деляется максимально допустимым коли- целью расширения области использованиячеством блоков памяти и равно ближай- путем управления переменным числомшему большему целому числу по отно- блоков памяти, в него введены преобраэошению к величине 1 о .мЕсли число ватель двоичного кода в двоично-и-й2 Моха в 2,4,8 раз меньшею .,то в сдви- (где п - число блоков памяти), сдвига 1 ЪаХ40гателе 3 выполняется сдвиг адреса на тель, регистр числа, элемент ИЛИ и триг1,2,3 разряда соответственно в сто- гер переполнения, причем выход регистрону старших разрядов с занесением нура адреса соединен с информационнь 1 млей в освобождающиеся младшие разряды, входом преобразователя двоичного кодаСигналы управления сдвигом поступа- в двоично-н-й, информационный выход45ют на управляющие входы сдвигателя из которого соединен с информационным вхорегистра 4. Сигналы переполнения, кото- дом сдвигателя, выход регистра числарые могут вырабатываться в результате соединен с управляющими входами препреобразования и сдвига адреса черю образователя двоичного кода в двоичноэлемент ИЛИ 8 поступают в тригтер 9 и -й и сдвигателя, выходы переполненияи инцщщруют о переполнении старцах раз- которых соединены соответственно с пер 50рядов адреса, т.е.попытке обращения к вым и вторым входами элемента ИЛИ,отсутствуюпп 1 м блокам памяти. выход которого соединен с входом тригДешифратор 5 и сумматор 6 органиэу- гера переполнения, вход дешифратора соеют обращение к строке, состоящей из в динен с выходом младших разрядов сдвипоследоаательно расположенных чисел, 55 гателя, выходы старших разрядов котороначало которой находится в блоке памяти, го соединены с вторым входом сумматоукаэыввемом а младцпва разрядами сдви ра и вторыми адресными входами блоковгегеля.З. При этом полученный в стар- памяти.Составитель И. Хаз ова Техред ЕЛаритоячир Е, Рошк Редактор о Подпис ного комитета СССРретения я откития-35, Раушская юб., д. 4/5 Патентф, г, Ужгород, ул. Проектная, 4 ал 5 Источники информации,принятые во внимание при экспертизе 1. Авторское свидетельство СССР М 297070,. кл. 0 06 Р 9/00, 1969.Заказ 1157/72 Тира ВНИИ ПИ Государст поделам из 113035,. Москва, 58 42. Карцев М.А, Вопросы построения многопроцессорных вычислительных сиотем,Вопросы радиоэлектроиикиф, сер;ЭВТ, вып. 5-6, 1970, с. 3-19 (нрототип).