Запоминающее устройство

ОПИСАНИЕ ИЗОБРЕТЕНИЯ Союз СоветскихСоциалистическихРеспублик К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(22) Заявлено 040880 (21) 2967927/18-24 (51 М. КЛ.З с присоединением заявки Мо 6 11 С 7/00(23) Приоритет росударственный комитет СССР по,лелам изобретений и открытийОпубликовано 150432 Бюллетень Мо 14 Дата опубликования описания 150482(72) Авторы изобретения А.В. Палагин и П.А. Сабельников Ордена Ленина институт кибернетики АН Украинскои ССР(54 ) 3 АПОМИНИМЦЕЕ УСТРОЙСТВО Изобретение относится к вычисли-. тельной технике и может быть исполь-, зовано при разработке однокристальных БИС ЗУ и построению на их базе систем оперативной памяти различных устройств.Известно запоминающее устройство, представляющее собой линейный массив произвольно адресуемых ячеек, содержащее ряд одноразрядных блоков полупроводниковых ЗУ, параллельно соединенных по адресам и управляющим шинам 13.Наиболее близким к предлагаемому по технической сущности является запоминающее устройство, содержащее одноразрядные блоки ЗУ; параллельно соединенные по адресным шинам и управляющим шинам нЧтение/Запись", "Выборка адреса столбца", нВыборка ад" адреса строкии, где информационное слово параллельно подается на информационные входы и считывается с информационных выходов блоков ЗУ. Применяемые в данной системе памяти блоки ЗУ со держат дешифраторы адреса строки и столбца, матрицу запоминающих элемеи" тов., блок усилителей считывания и вентилей ввода-вывода, узел управления (2) . . ЗО Подобные системы памяти исключают возможность параллельного чтения/записи за один цикл работы одноименных разрядов слов в смежных ячейкахпамяти, поскольку данные одноименных разрядов размещаются в одном блоке ЗУ. В ряде же задач матричной алгебры, а также в информационно-логических задачах, оперирующих таблицами, возни" кает такое требование.Цель изобретения - расширение функ. циональных воэможностей системы памяти эа счет обеспечения возможности записи и считывания одноименных разрядов группы слов.Указанная цель достигается тем, что в запоминающее устройство, содержащее блоки памяти, адресные и управляющие входы которых являются соответственно адресными и управляю- . щими входами устройства, введены коммутатор, одни входы которого подключены к выходам блоков памяти, а другие входы коммутатора являются информационными входами устройства, блок циклического сдвига, одни входы которого подключены к выходам коммутатора, а .выходы - к информационным входам блоков памяти, и регистр, входы которого подключены к адреснымвходам блоков памяти, а выходы - к другим входам блока циклического сдвига, управляющие входы коммутатора и блока циклического сдвига являются соответствующими управляющими входами устройства. 5Кроме того, блок памяти содержит матричный накопитель, дешифраторы адреса строки и адреса столбца, коммутатор, блок усилителей считывания и блок управления, адресные и управляющие входы которого являются соответственно адресными и управлякз 4 ими входами блока памяти, входы дешифратора адреса строки, дешифратора адреса столбца подключены к соответст вующим адресным выходам блока управления, информационные выходы, которого являются информационными выходами блока памяти, выходы дешифратора адреса столбца подключены ко входам 20 блока усилителей считывания, один выход которого подключен к инФормационному входу блока управления, другие выходы блока считывания подключены к соответствующим входам 5 матричного накопителя, выходы дешифратора адреса строки .подключены ко входам коммутатора, выходы которого подключены к соответствующим входам матричного накопителя, управляющий вход коммутатора является управляющим входом блока памяти.На фиг.1 приведена структурная схема запоминающего устройства; на фиг.2 в . функциональная схема блока 35 памяти; на фиг.3 - порядок расположения информации в запоминающем устройстве.Запоминающее устройство содержит 40ч =2" одноразрядных блоков 1 - 1 памяти, и -разрядный коммутатор 2,блок 3 циклического сдвига и регистр 4, предназначенный для храненияк младших разрядов адреса, управляю" 45щий вход 5 "Выборка адреса столбца",управляющий вход 6 "Выборка адресастроки", управляющий вход 7 "Чтения/Запись", адресные входы 8, управляющие входы 9 блоков памяти, информа"ционные входы 10 и. информационные.выходы 11 устройства.Кроме того, каждый блок 1 памяти содержит дешифратор 12 адреса строки, дешифратор 13 адреса столбца, матричный накопитель 14, блок 15 усилителей считывания, блок 16 управления и коммутатор 17, управляющие входы 18 - 20, адресные входы 21, информационные входы 22 и 23, однако с цик лическим смещением вверх (величина смещения определяется позицией блока ЗУ), управляющий вход коммутатора 17 и управляющий вход 24 "Горизонтально/Вертикально". 65 Устройство работает следующим образом.Блок 3 циклического сдвига осуществляет сдвиг информационного блокапри записи влево. Выходы дешифратора 12 в блоке памяти подсоединенык соответствующим первым входам коммутатора 17 с естественным порядкомих следования и ко вторым входам сциклическим смещением вверх. Величина смещения определяется в зависимости от позиции блока памяти и равна (1-1)епсег - при условии, чтоап,1,2 п, где и - разрядность ячейки системы памяти, в - числовыходов дешифратора адреса строки,номер позиции блока ЗУ.Логически память представляет собой линейную последовательность элементарных матриц битов, размеренностью пхп. Соответственно логическийадрес ячейки системы памяти указывает.ся двумя полями, определяющими номерматрицы битов А в системе памяти иномер ячейки А" в данной матрице.ины адреса А заведены на регистр 4Возможны четыре режима работы сис.темы памяти: запись информационного слова (1), чтение информационного слова (11), запись одноименныхразрядов слов (111), чтение одноимен.ных разрядов слов (1 Ч).Режимы отличаются друг от другалишь комбинацией управляющих сигналов на. входах 7 и 9. Поэтому для уяснения принципа работы системы па 4 яти достаточчо рассмотреть режимыи У.Режим 1. Сигнал Торизонтально/Вертикально", на входе 9 равен "Оф.На адресные входы 8 запоминающегоустройства выставляется адрес строкии заносится в блоки памяти по сигналу на входе б. Одновременно по этому же сигналу происходит запомцнаниеполя адреса АА в регистре 4. Блок 3циклического сдвига в зависимости отсодержимого регистра 4 настраивает"ся для циклического сдвига информационного слова на соответствующеечисло разрядов,Затем аналогично подается и заносится в блоки ЗУ по сигналу навходе 5 адрес столбца.По сигналу фЧтение/Запись"на входе 7 равному 1, информационное слово, предварительно выставленное наинформационные входы 10 устройства,через кОммутатор 2 подается в блок3 циклического сдвига и затем сдвинутое вправо на необходимое числоразрядов, поступает на информационные вхоцы блоков памяти 1, - 1 .По этому же сигналу произойдет запись в блоки памяти.Порядок расположения информациив запоминающем устройстве согласно,920832 1 О 15 ЗО 35 40 45 50 Формула изобретения 5ее логическому представлению показан на фиг.З, где Л, В, С, Д, Е слова записанные в память.Режим М, Сигнал "Горизонтально/ Вертикально" равен "1", В исходном положении на вход 7 "Чтение/Запись" подан "0", что соответствует режиму чтения. Так же как и в режиме 1, на адресные входы 8 поочередно выставляются адреса строки и столбца и по сигналам на входах б и 5 заносятся в блоки памяти.По сигналу на входе б поле адре 1 Оса А также заносится в регистр 4 и блок 3 циклического сдвига настраивается для сдвига считанного слова влево.Все блоки ЗУ принимают одинаковые адреса. Однако в результате смещения коммутатором 17 по сигналу "Горизонтально/Вертикально" равному "1" содержимого выходов дешифратора 12 ад" реса строки, в каждом блоке 1 памяти биты выбраны также со смещением. Величина смещения определяется позицией блока памяти. Если й - позиция бита, соответствующая поданному адресу, то в блоках 1 памяти выбраны биты с позициий+ В(1-1)Епй 1 ег -где- количество выходов дешйфратора 13 адреса столбца, т.е. если всис. тему памити подая адрес ООООи 0001, на выходы блоков 1 памятипосле считывания поступит слово д а Ь с 1, которое сдвинется в блоке 3 цйклического сдвига на один разряд влево и на выходах системы памяти 11 стоит аЬс Вд,1 (см, Фиг. 3)За счет расширения Функциональных возможностей системы памяти в вычислительных устройствах можно реализовать ряд новых алгоритмов как для научно-технических, так и информа - ционно-логических задач, используя принцип обработки информационных слов параллельно по словам и последовательно по разрядам. 1, Запоминающее устройство, содержащее блоки памяти, адресные и управляющие входы которых являются соответственно адресными и управляюшими входами устройства, о т л и ч а ю щ е е с я тем, что, с цельюрасширения функциональных возможностей устройства эа счет воэможности записи н считывания одноименныхразрядов группы слов, оно содержиткоммутатор, одни Входы которого подключены к выходам блоков памяти, адругие входы коммутатора являются инФормационными входами устройства,блок циклического сдвига, одни входы которого подключены к выходам коммутатора, а выходы - к информационным входам блоков памяти, и регистр,входы которого подключены к адресным входам блоков памяти, а выходы - к другим входам блока циклического сдвига, управляющие входы коммутатора.и блока циклического сдвига являются соответствукщими20 управляющими входами устройства. 2. Устройство по п.1, о т л и ч а ю щ е е с я тем, что блок памяти содержит матричный накопитель,дешифратор адреса строки и цешифра 25 тор адреса столбца, коьмутатор, блок усилителей считывания и блок управления, адресные и управляющие входы которого являются соответственно адресными и управляющими входами блока памяти, входы дешифратора адреса строки, дешифратора адреса столбца подключены к соответствующим адресньщ выходам блока управления, информационные выходы которого являются информационными выходами блока памяти, выходы дешифратора адреса столбца подключены ко входам блока усилителей считывания, один выход которого подключен к информационному входу блока управления, другиевыходы блока усилителей считывания подключе ны к соответствующим входам матричного накопителя, выходы дешифратора адреса строки подключены ко входам коммутатора, выходы которого подключены к соответствующим входам матричного накопителя, управляющий вход коммутатора является управляющим входом блока памяти, Источники информации, принятые во внимание при экспертизе1ОЭлектроникап, 1974, 9 9, о.59.2. "ЭлектроникаО, 1976, Р 4, с.40 1 прототип).-2 акаэ 2355/61 Тираж 624 ПодписноеВНИИПИ Государственного комитета СССРпо делам изобретений и открытий113035, Москва, Ж, Рауиская наб., ц,4 илиал ППП 1 Патент", г.ужгород, ул. Проектная,4 Составитель С. Мустенкоедактор В. Бобков Техред И Гайду Корректор О. Била