Устройство для централизованного управления вычислительной системой

(19) (11) 5 6 06 Р 1516 БРЕТЕН ПИСАНИ АВТОРСКОМУ С ТЕЛ ЬСТ еский инстиический инсвич, О.М. Омав У ОСУДАРСТВЕННЫЙ КОМИТЕТ О ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР(21) 4311944/24 (22) 02,10,87 (46) 30,08.91. Бюл. М 32 (71) Дагестанский политехн тут и Таганрогский радисте титут им. В.Д. Калмыкова (72) Л,К. Бабенко, О.Б. Макар ров, Е.В. Карпов и О,В. Ката (53) 681.325(088.8) 56) Авторское свидетельство СССР В 1259261, кл. 6 06 Г 15/16, 1985.54) УСТРОЙСТВО ДЛЯ ЦЕНТРАЛИЗОВАННОГО УПРАВЛЕНИЯ ВЫЧИСЛИТЕЛЬНОЙ СИСТЕМОЙ(57) Изобретение относится к вычислительной технике и может быть использовано для построения высокопроизводительных многоп роцессорных вычислительных систем. Целью изобретения является повышение производительности вычислительной системы, Предлагаемое устройство содержит управляющий процессор 1, группу процессоров 2, формирователь циклов 3, узлы обмена 4 и два коммутатора 5 и 6, Цель изобретения достигается за счет вьедения в каждый процессор 2 группы элементов ИЛИ и интерфейсного блока, что позволяет организовать загрузку как отдельного процессора, так и параллельную загрузку группы процессоров. 1 з,п. ф-лы, 5 ил,Изобретение относится к вычислительной технике и может быть использовано для построения высокопроизводительных многопроцессорных вычислительных систем,предназначенных для обработки данных в . 5реальном масштабе времени.Целью изобретения является повышение и роизводител ькости вычислител ьной системы,На фиг. 1 представлена структурная10схема устройства; на фиг, 2 - структурная схема управляющего процессора;на фиг, 3 - структурная схема процессора;на фиг, 4 - структурная схема интерфейсного блока; на фиг, 5 - структурная схема формирователя циклов.Система содр:":,фиг, 1) упрэвля 1 ощий процессор 1, процессоры 21-2 п, формирователь циклов 3, узлы обмена 41-4 п,коммутатор 5 внешних обменов, коммутэтор 6 межпроцессорных обменов, шины 7 и8 управления коммутаторами 5 и б, шины 9и 10 управления формирователем 3 циклов. выходную шину 11 формирователя 3циклов, шины 12 - 15 управления процессарами 2.Управляющий процессор 1 (фиг. 2) состоит из регистра 16 команд, блока 17 памяти адресов микрохомэнд, регистра 18адреса микрокоманд, блока 19 памяти микрокоманд, регистра 20 микрокоманд, генератора 21 тактовых импульсов, выхода 22регистра команд, коммутатора 23, блока 24памяти, сумматора 25, блока 26 регистровобщего назначения, регистра 27 признаков 35результата и дешифратора 28 микрокоманд,Каждый процессор содержит (фиг, 3)блок 29 управления, содержащий регистр30 текущего адреса команд, регистр 31 ко,манд, блок 32 памяти адресов микрокоманд, регистр 33 адреса микрокоманд, фпок34 памяти микрокоманд, регистр 35 микрокоманд, генератор Зб тактовых импульсов иблок 37 сложения, включающий коммутатор 38, блок 39 памяти, сумматор 40, блок 41 45регистров общего назначения, регистр 42признаков результата, регистр 43 состояния, дешифратор 44 микрокоманд, группуэлементов ИЛИ 45, интерфейсный блок 46,выход 47 группы элементов ИЛИ 45, вход 48 50сброса, выход 49 пуска-останова, выход 50текущего адреса команд, выход 51 записиинтерфейсного блока,Интерфейсный блок 46 (фиг. 4) содержит пять элементов И 52-56, регистр 57 55номера группы процессоров, схему 58 сравнения, схему 59 сравнения номера группыпроцессоров, элемент ИЛИ 60, триггер 61пуска-останова, вход 62 задачи номера про-цессора, вход 63 кода номера группы процессоров, вход 64 записи, вход 65 номера процессора, вход 66 запуска по номеру процессора, вход 67 запуска по номеру группы процессоров.формирователь 3 циклов содержит (фиг, 5) счетчик 68 адреса, блок 69 памяти, группу элементов И 70, схему 71 сравнения, счетчик 72 тактов, элемент И 73, генератор 74 тактовых импульсов и триггер 75 пуска.Функционирование системы определяется управляющими программами, записанными в блок 24 памяти управляющего процессора 1. Решающее поле представляется в виде Ри (и - количество процессоров) групп. процессоров 2 произвольной конфигурации, в каждом из которых может выполняться собственная программа, Каждый процессор группы "помечается" соответствующим номером группы, Управление загрузкой и выгрузкой процессоров 2, загрузка номеров групп и распределение заданий по группам процессоров осуществляется управляющим процессором.Цикл задачи задается формирователем циклов. При выходе из строя любого из и роцессоров 2 обеспечивается передача задачи, решаемой на нем на другие процессоры 2, Осуществляется это управляющим процессором 1 путем перезагруэки программ и данных в другие процессоры (в блоки 39 памяти процессоров 2) по шинам 12, 13 и 15, При этом меняется цикл решения задачи в исправных процессорах путем записи в формирователь 3 циклов новых кодов управляющим процессором 1.Коммутаторы 5 и 6 соответственно предназначены для организации обмена между любыми иэ процессоров 2 и узлами обмена, организации произвольных межпроцессорных обменов.Устройство работает следующим образом.Функционирование системы определяется управляющими программами, записанными в блок 24 памяти управляющего процессора 1, загрузка и обмен информацией между управляющим процессором 1 и процессорами осуществляется по шинам 12, 13, 15. В соответствии с распределением оесурсов все решающее поле разбивается на группы процессоров 2. Каждый процессор группы загружается соответствующим номером группы. Для этого управляющим процессором 1 по шине 65 устанавливается двоичный код номера процессора 2, который поступает на второй вход схемы сравнения 58, а по входу 62,установлен физический комер процессора 2 (зашит на разъеме). По сигналу записи, выдаваемому по шине 64, осуществляется запись кода10 15 20 25 30 35 40 45 50 номера группы в регистр 57, поступающего по шине 63, в том интерфейсном блоке 46, где сработала схема сравнения 58, Инициация работы процессоров может осуществляться как от управляющего процессора 1 по шине 15, так и от формирователя циклов.При этом возможен запуск процессоров 2 как по номеру процессора, так и по номеру группы,Запуск по номеру процессора осуществляется следующим об разом.По шине 65 выдается номер процессора 2, при этом срабатывает соответствующая.схема сравнения 58 и по сигналу запуска по шине 66 устанавливается в единичное состояние триггер 61 блока управления процессора. Запуск группы процессоров осуществляется выдачей по шине 63 кода номера группы, при этом срабатывают соответствующие схемы сравнения 59 в интерфейсных блоках 46, принадлежащих данному номеру группы. По сигналу запуска, поступающему по шине 67, устанавливается в единичное состояние триггер 61,После включения вычислительной системы управляющим процессором 1 производится установка и исходное состояние системы и осуществляется загрузка процессоров 2 и формирователя 3 циклов. Загрузка формирователя 3 циклов осуществляется следующим образом; по первой группе разрядов шины 9 на регистре 68 устанавливается первый адрес блока 69 памяти, по второй группе разрядов шины 9 посылается управляющий код, Управляющий код (фиг, 5) состоит из четырех полей: поле "а" предназначено для хранения двоичных кодов номеров групп процессоров 2 и содержитразрядов (где= о 9 г и); поле "б." содержит один разряд и предназначено для запуска процессоров 2 по номеру групп процессоров 2; поле "в" содержит один разряд и предназначено для останова формирователя 3 циклов по окончанию формирования цикла решения задачи; поле "г" предназначено для хранения двоичных кодов циклов работы соответствующих групп процессоров 2,Загрузка группы процессдров 2 одинаковыми программами в одноименные участки памяти осуществляется следующим образом,Управляющим процессором 1 по шине 15 (63) выставляется номер группы процессоров, при этом срабатывают схемы 59 сравнения в соответствующих интерфейсных блоках 46, Далее по третьей группе разрядов шины 12 устанавливается сигнал разрешения, а по первой и второй группам разрядов шины 12 устанавливаются соответственно адрес и сигнал записи. Затем по шине 13 данных осуществляется загрузка блоков памяти 39 соответствующих процессоров 2,Инициация работы процессоров 2 происходит от управляющего процессора 1 как путем подачи сигналов по шине 15, так и путем запуска формирователя циклов 3 по третьей группе разрядов шины 9.Формула изобретения1. Устройство для централизованного управления вычислительной системой, содержащее управляющий процессор, и процессоров, формирователь циклов, и узлов обмена, коммутатор внешних обменов, коммутатор межпроцессорных обменов, причем -й информационный вход - выход устройства ( = 1 п) через -й узел обмена подключен к -му информационному входу- выходу коммутатора внешних обменов, -йинформационный выход-вход которого соединен с информационным входом-выходом внешнего обмена -го процессора, вход настройки коммутатора межпроцессорных обменов подключен к выходу управлениямежпроцессорным обменом управляющего процессора выход управления внешним обменом которого соединен с управляющим входом коммутатора внешних обменов, информационный вход-выход межпроцессорного обмена -го процессора подключен к -му информационному выходу-входу коммутатора межпроцессорных обменов, выход задания режима управляющегопроцессора подключен к входу управленияформирователя циклов, выход подтвержде-. ния завершения цикла которого подключен к входу контроля режима управляющего процессора, выход запуска формирователя циклов соединен с входом одиночного запуска -го процессора, выход адреса управляющего процессора подключен к входу адреса -го процессора, выход-вход данных управляющего процессора соединен с входом-выходом данных -го процессора, входконтроля состояния управляющего процессора подключен к выходу контроля состояния -го процессора, каждый -й процессор содержит блок управления, коммутатор, блок памяти, сумматор, блок регист- ров общего назначения, регистр признака результата, регистр состояния, дешифратор микрокоманд, при этом информационный вход-выход внешнего обмена процессора иинформационный вход-выход межпроцессорного обмена процессора являются соответствующими входами-выходами коммутатора, выход-вход которо;: лодключен к входу-выходу блока памяти, выход контроля состояния процессора является15 30 35 40 выходом регистра состояния, вь,ход микро- команд блока управления соединен с входом дешифратора микрокоманд, выход которого соединен с входами управления коммутаторасумматора и входом записи регистра признака результата, выход которого подключен к соответствующему входу блока управления, выход адреса команд блока управления соединен с входом адреса команд блока памяти, выход команд которого подключен к входу команд блока управления, вход-выход первого слагаемого сумматора соединен с одноименным выходом-входом блока, памяти, вход-выход второго слагаемого сумматора соединен с одноименным выходом. входом блока регистров общего назначения, выход сумматора подключен к информационным входам регистров состояния и признака результата, о т л и ч а ю щ е е с я тем, что, с целью повышения производительности вычислительной системы, в -й прс цессор, введены группа элементов ИЛИ и интерфейсный блок, причем дополнительный вход группового запуска 1-го процессора подключен к выходу группового запуск управляющего процессора, входы одиночного запуска и входы группового запуска 1-го процессора подключены к первым и вторым входам элементов ИЛИ группы соответственно, выходы которых соединены с соответствующими разрядами входа инициации работы процессора интерфейсного блока, адресный вход и вход-выход данных процессора подключены к одноименному входу и входу-выходу интерфейсного блока, вход сброса которого соединен с выходом дешифратор микрокоманд, выход пуска-останов интерфейсного блока подключен к входу запуска блока управления, выход текущего. адреса команд и выход записи в регистр текущего адреса команд интерфейсного блошка соединены с информационным входом и входом записи регистра текущего адреса команд блока управления соответственно, выхоц записи в блок памяти и выход-вход данных интерфейсного блока подключены к одноименным входу и входу-выходу блока памяти. 2,устройство поп.1, отличающее с я тем, что интерфейсный блок содержит пять элементов И, регистр номера группы процессоров, схему сравнения номера процессора и схему сравнения номера группы процессоров, элемент ИЛИ и триггер пускаостанова, причем соответствующие разряды входа инициации работы процессора интерфейсного блока подключены к информационному входу регистра номера группы процессоров и к первому входу схемы сравнения номера группы процессоров, к первым входам первого, второго и-третьего элементов И и к входу схемы сравнения номера процессора, соответствующие разряды адресного входа интерфейсного блока подключены к выходу текущего адреса команд и выходу записи в блок памяти интерфейсного блока, к первым входам четвертого и пятого элементов И, вход-выходданных интерфейсного блока является его информационным выходом-входом, выход записи в регистр текущего адреса команд интерфейсного блока является выходом четвертого элемента И, выход пятого элемента И подключен к соответствующему разряду выхода записи блока памяти интерфейсного блока, выход пуска-останова интерфейсного блока является выходом триггера пускаостанова, а вход сброса интерфейсного блока - входом сброса триггера пуска-останова, выход первого элемента И подключен к входу установки регистра номера группы процессоров, выход которого соединен с вторым входом схемы сравнения номера группы процессоров, выход которОй подключен к вторым входам третьего, четвертого и пятого элементов И, выход которой подключен к второму входу первого элемента И и второму входу второго элемента И,выход которого соедйнен с первым входом элемента ИЛИ, выход третьего элемента И, 45 подключен к второму входу элемента ИЛИ,выход которого соединен с входом установки триггера пуска-останова.1674146 Кундри каэ 2924 Тираж 391 Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям 113035, Москва, Ж, Раушская наб 4/5 ГКНТ ССС ьский комбинат "Патент", г. Ужгород, ул.Гагарина,Производственно-из Составитель В. Сычеведактор К. Крупкина Техред М.Моргентал Корре л Боку 39