Устройство для исправления ошибок в блоках памяти
Похожие патенты | МПК / Метки | Текст | Заявка | Код ссылки
Текст
ОП ИСАНИЕ ИЗОБРЕТЕН ИЯ Союз СоветскипСоциалистическипРеспублик е 868842(7) Заявитель БОК В БЛОКАХ ПАМЯТИ агаемому близким ройс тво Наиболеевляется ус бразовател содержащее прелов вкомпенных с фекто контронсацииов Г 2 . вектор ком а я этого устроис и использован Недостат ется то, чт для компенс тов в блока разрядов па блоков боле и его ефекколькектных ции произвольныхобъединяющих н яти, при числе додного, число д контрольных раз больше максималь разрядов в слое ое использование бавляеядового чисх к пам ущественн а дефектнь ак что по памяти, емкости тов памяти недос исправныхжимо,Указан эле стройство дляблоках памятировать дефектыразряде ячейки естн ибок влвол льства увеличиые обс и одномяют ап ее комле надежносства.Цель роизвольнои Г 31. ва являные возбре и н еи К случ 54) УСТРОЙСТВО ДЛЯ ИСПРАВЛЕН Изобретение относится к запоминающим устройствам и может быть использовано для исправления ошибок в блоках памяти, т.е. как средство обеспечения работоспособности блока памяти,5 содержащего дефектные запоминающие элементы.Под дефектами понимаются неисправности элементов памяти, проявляющиеся в том, что по определенным адресам, в определенных (дефектных) разрядах блока памяти, вместо любого из двоичных символов "О" и "1", может надежно храниться или только нО, или только 111".15 Недостатком этого устроются ограниченные функцион можности. турные затраты, снижаюти быстродействие устрой ния - повьппение быстежности устройства да максимальное число86884 умма информационной части считанного слова со всеми составляющими вектора компенсации дефектов, т,е. восстанавливается исходное слово,В предлагаемом устройстве одинаковое запаздывание всех сигналов, равное времени прохождения сигнала через два последовательных двухвходовык сумматора, достигается при построении устройства иэ Ь(2 а+1) таких сумматоров. 1 О Использование предлагаемого изобретения наиболее целесообразно в памяти с преобладанием режима считывания, построенной из полупроводниковых 1 Б интегральных запоминающих элементов, сохраняющих информацию при отключении питания. 20формула изобретения Устройство для исправления ошибокв блоках памяти, содержащее первую,вторую и третью группы сумматоров помодулю два, причем одни из входов 2 бсумматоров по модулю два первой группы являются информационными входамиустройства, а выходы сумматоров помодулю два третьей группы - выходамиустройства, о т л и ч а ю щ е е с ятем, что, с целью повышения быстродействия и надежности устройства,входы сумматоров по модулю два второйгруппы подключены к контрольным входамустройства, другие входы сумматоровпо модулю два первой группы соединеныс соответствующими контрольными и уп"равляющими входами устройства, однииз входов сумматоров по модулю дватретьей группы подключены к выходам.сумматоров по модулю два первой группы, а другие - к выходам сумматоровпо модулю два второй группы.Источники информации,принятые во внимание при экспертизе1. Патент США У 3768071,кл. 6 11 С 29(00, 235-153,опублик. 1973.2. Авторское свидетельство СССРВ 556501, кл. С 1 С 29/00, 1975Состав Техред Редактор Е. онов Заказ 8340/75 Вд.д, 4 130 т", г. Ужгород, ул.Проектная, 4 Филиал ППП "Пат Тираж 61 осударственноделам изобретениМосква Бель Н. РудаковМигунова Корректор С 8 Подписное о комитета й и открыт анапская на 01 екмар
СмотретьЗаявка
2718007, 26.01.1979
ПРЕДПРИЯТИЕ ПЯ В-2431
ЗАЙЦЕВ ГЕННАДИЙ ВАСИЛЬЕВИЧ, СЕМАКОВ НИКОЛАЙ ВАСИЛЬЕВИЧ
МПК / Метки
МПК: G11C 29/00
Метки: блоках, исправления, ошибок, памяти
Опубликовано: 30.09.1981
Код ссылки
<a href="https://patents.su/5-868842-ustrojjstvo-dlya-ispravleniya-oshibok-v-blokakh-pamyati.html" target="_blank" rel="follow" title="База патентов СССР">Устройство для исправления ошибок в блоках памяти</a>
Устройство декодирования с исправлением ошибок
Номер патента: 1293855
Опубликовано: 28.02.1987
МПК: H03M 13/51
Метки: декодирования, исправлением, ошибок
...того или иного сигнала на выход мультиплексора 7 с учетом качества канала, оцененного эа предыдущий отрезок времени, продолжитель 354055 а затем один из сигналов Л Л Лоф2 Л Л , А коммутируется на выкход мультиплексора 7 в зависимости от кода, поданного на управляющие входы мультиплексора 7 из кодопреобразователя 13.Если на выход мультиплексора 7 коммутируется сигнал А = 1, то он блокирует исправление каких бы то ни было символов входной кодовой после О довательности. В этом случае информация не исправляется и дополнительные ошибки устройством декодирования с исправлением ошибок не вносятся.Если на выход мультиплексора 7 коммутируется сигнал А , то исправление символов разрешается только в тех кодовых словах, которым...
Устройство для сопряжения процессора с группой блоков памяти
Номер патента: 1501071
Опубликовано: 15.08.1989
Авторы: Бабкин, Кабардин, Коробков, Шитиков
МПК: G06F 13/00
Метки: блоков, группой, памяти, процессора, сопряжения
...Далее устройство 1 снимает сигнал "Ответ", приемопередатчик 7 переключается в исходноесостояние, прекращается передача инФормации через буйер 3 данных, Процессор снимает сигнал 11 ОБМ" и на этомцикл обмена "Ввод заканчивается,В алгоритмах для циклов записи и чтения одного слова блоков б памяти (Фиг, 4 и 5) приняты обозначения:Х - константа или имя константы;ЯХ - константа есть абсолютныйадрес;(Х) - содержимое ячейки или реги. стра Х есть данные; Я(Х) - содержимое ячейки или регистра Х есть абсолютный адресК; - имя регистра с номером ,Для случая сопряжения устройства1 с восемью блоками 6, емкостью по64 К 16-разрядных слов каждый узлыимеют адреса:1760008-1760368 Буферы данных 3176040 . Триггер 131760428 . Регистр 14 управления блоками...
Устройство для сопряжения процессора с группой блоков памяти
Номер патента: 1587518
Опубликовано: 23.08.1990
МПК: G06F 13/00
Метки: блоков, группой, памяти, процессора, сопряжения
...счетчиков 4, то на выходе дешифратора 10 появляется сиг 5 нал, разрешающий работу дешифратору 11 и дешифратору 9. Так как с выхода регистра 8 на информационные входы дешифратора 9 поступает код адреса одного из функциональных узлов, то один из выходов этого дешифратора активируется и тем самым разрешает работу одному из Функциональных узлов (триггеру 13 или одному из дешифраторов 12, 151, 15.2, 16). На этом ад ресная часть цикла любого обмена завершается.Цикл "Вывод". В этом цикле процессор после установки на магистрали сигнала "ОБМ." снимает с магистрали адрес 20 и выставляет данные, предназначенные для вывода на магистраль. Эти данные через приемопередатчики 7 поступают на информационные входы функцирнальньж узлов; триггера 13,...
Устройство для контроля блоков постоянной памяти
Номер патента: 1049983
Опубликовано: 23.10.1983
Авторы: Калиниченко, Супрун
МПК: G11C 29/00
Метки: блоков, памяти, постоянной
...с входом генератора импульсов и вторым входом элемента И, первый вход блока сумматоров соединен с выходом шифратора дополнительных кодов эталонных контрольных сумм введены пер. вый и второй блоки элементов И, первые входы второго блока элементов И подключены к выходу блока сумматоров, вТорые входы соединены с выходом элеменТа И, а выходы соединены с входами блока триггеров и индикации, одни входы первого блока элементов И соединены с выходами счетчика адреса, а другие являются входом устройства, выходы первого блока элементов И соединены с вторыми входами блока сумматоров.Нафиг. 1 представлена схема предлагаемого устройства; на Фиг. 2 закономерность Формирования сигналов на вторых. входах первого блока элементов И для блока постоянной...
Устройство для контроля блоков памяти
Номер патента: 1084901
Опубликовано: 07.04.1984
МПК: G11C 29/00
...регистра подключен к второму входу второго элемента И, выход которого подключен ктактовому входу первого сдвиговогорегистра, второй выход первого триггера подключен к второму входу четвертого,элемента И, выход которого подключен к входу адресного счетчика иявляется соответствующим управляющимвыходом устройства, выходы адресногосчетчика подключены к входам пятогоэлемента И, выход которого подключенк первому входу шестого элемента И,установочный вход второго триггераподключен к выходу шестого элемента И,второй вхоц которого подключен к выходу блока сравнения, вход генератора тактовых импульсов подключен кпервому вьиоду второго триггера,второй вьиод которого является соот -ветствующим управляющим выходом устройства. На фиг, 1...
Предыдущий патент: Устройство для исправления ошибок в блоке памяти
Следующий патент: Устройство для контроля блоков постоянной памяти
Случайный патент: Гидравлический усилитель мощности