Устройство для умножения

ОПИСАНИЕИЗОБРЕТЕН ЙЯК АВТОРСКОМУ СВИЯИТИЛЬСТВУ Союз Советскик Социалистическик республик,6 Об Г 7/49 с присоединением заявки Йо(23) Приоритет Государственнай комитет СССР по делам изобретений и открытийОпубликовано 3009,81 Бюллетень М ЗбДата опубликования описания 3009,81) Заявитель ТРОЙСТВО ДЛЯ УМНОЖЕНИ приемаи блоков 15 чение диан сокраИзобретение относится к области вычислительной технике, в частности к арифметическим устройствам последовательно-параллельного действия.Известно устройство умножения двоичных чисел, представленных последовательным кодом, содержащее сумматор, регистры множимого и множителя, элементы И, первые входы которых соединены с управляющей шиной устройства, вторые входы первого и второго элемента И соединены с информационными шинами, а выходы - с и-ым разрядом сумматора. Выход первого элемента И соединен с (п)-ым разрядом регистра множителя, выход третьего элемента И соединен со входом 1-го разряда регистра множимого 111 .К недостаткам этого устройства следует отнести малый диапазон изменения чисел и дополнительные затраты оборудования, так как разрядная сетка сумматора имеет 2 п разрядов.Известно также устройство для умножения двоичных чисел, содержащее регистры сомножителей, множительный блок, блоки приема сомножителей, блоки записи и блок управления 21.Недостатками указанного устройства являются малый диапазон представления чисел, увеличение аппаратурныхзатрат за счет введения дополнительных блоков записи информации,.блока управления выборкиинформации.Наиболее близким к предлагаемомуявляется устройство для умножения,содержащее регистры множимсго и множителя, комбинационный сумматор частичных произведений, регистр частичных произведений, преобразовательпозиционного кода в знакоразрядныйи схемы подключения учетверенногомножимого 131.К недостаткам известного устройства следует отнести малый диапазонизменения чисел, дополнительные затраты оборудования за счет удлинения нап разрядов сумматора частичных про 20 изведений,Цель изобретения - увелипазона представления чиселщения объема оборудования.Поставленная цель достигается тем,25 что устройство для умножения, содержащее комбинационный сумматор частичных произведений, регистры множимогои множителя, преобразователь позиционного кода в знакоразрядный, причемЗО выходы регистра множимого соединенысоответственно со входами первой группы комбинационного сумматора частичных произведений, содержит регистр порядков множимого, триггер управления, элементы задержки, сумматор по модулю два, элементы И-ИЛИ, элементы И, ИЛИ, блок элементов ИЛИ, причем выходы регистра порядка множимого соединены соответственно со входами первой группы блока элементов ИЛИ, выходы которого соединены со входами регистра частичных произведений, выходы которого соединены со сдвигом на один разряд в сторону старших разрядов со входами второй группы комбинационного сумматора частичных произведений, выходы четырех старших разрядов которого соединены со входами преобразователя позиционного кода в знакоразрядный,. первый выход которого соединен со входом первого элемента задержки а второй выход - со 20 входом второго элемента задержки, первый и второй выходы преобразователя позиционного кода в знакоразрядный соединены с первым и вторым входами первого элемента ИЛИ соответстве- д нно, выход которого соединен с первым входом сумматора по модулю два и первым входом первого элемента И, второй вход которого соединен с выходом второго элемента ИЛИ, входы которого соединены с выходами элементов задержки соответственно, второй вход сумматора по модулю два соединен с выходом второго старшего разряда комбинационного . сумматора частичных произведений, первые входы первых групп первого и второго элементов И-ИЛИ соединены соответственно с первым и вторым выходами преобразователя позиционного кода в знакоразрядный, первый вход второй группы первого элемента И-ИЛИ соеди нен с выходом первого элемента задержки, первый вход второй группы второго элемента И-ИЛИ соединен с выходом второго элемента задержки, выход триггера управления соедннен со вторыми входами первых и вторых групп первого и второго элементов И-ИЛИ, вторые входы вторых групп первого и второго элементов И-ИЛИ являются инверсными, вход третьей группы второго 50 элемента И-ИЛИ соединен с выходом второго элемента И, выходы первого и второго элементов И-ИЛИ соединены с выходами выдачи знакоразрядных кодов результата устройства соответственно, селективные входы комбинационноо сумматора частичных произведе-. ний соединены со входами третьего элемента И соответственно, выход которого соединен с первым входом третьего элемента ИЛИ, второй вход кото рого соединен со входом сигнала выделения порядка множителя устройства, вход регистра множимого устройства соединен со входом ввода мантиссы .множимого устройства, нулевой вход65 триггера управления и установочный вход регистра частичных произведений соединены со входом сигнала сброса устройства, вход регистра порядков множимого соединен со входом ввода порядка множимого устройства, выходы разрядов комбинационного сумматора частичных произведений, начиная с третьего старшего, соединены со входами второй группы блока элементов ИЛИ, начиная со второго, первый вход второй группы входов блока элементов ИЛИ соединен с выходом сумматора по модулю два.Кроме того, преобразователь позиционного кода в знакоразрядный содержит четыре элемента И и два элемента ИЛИ, причем первые входы первого, второго, третьего и четвертого элементов И соединены с первым входом преобразователя, вторые входы первого и третьего элементов И соединены со вторым входом преобразователя, вторые входы второго и четвертого элементов И соединены с третьим входом.преобразователя, третий вход четвертого элемента И соединен с четвертым входом преобразователя, выходы первого, второго, третьего и четвертого элементов И соединены со входами сооответственно первого и второго элементов ИЛИ, выходы которых подключены соответственно к первому и второму выходам преобразователя,На чертеже приведена блок -схемапредлагаемого устройства,Устройство содержит селективныевходы 1 и 2, на которые, поступаютзнакоразрядные коды (положительныеи отрицательные); элементы 3-8, элементы ИЛИ 9-14, преобразоватепь 15позиционного кода в знакоразрядный,вход 16 поступления сигнала нормализации мантиссы произведения, сумматор 17 по модулю два, комбинационный сумматор 18 частичных произведений, регистр 19 множимого, вход 20поступления сигнала сброса в нуль,триггер 21 управления, .элементы 22и 23 задержки, элементы И-ИЛИ 24 и25, регистр 26 порядка множимого,блок 27 элементов ИЛИ, регистр 28частичных произведений, вход 29 сигнала выдачи порядка множимого, информационные входы 30 и 31 ввода мантиссы и порядка сооответственно, информационные. выходы 32 и 33 выдачи знакоразрядных кодов результата и вход34 сигнала выделения порядка множителя,При этом выходы регистра 26 соединены через блок 27 элементов ИЛИ совходами регистра 8. Выходы регистра28 соединены со смешением на один разряд в сторону старших разрядов со входами сумматора 18. Выходы, четыре старших разряда и сумматор 18 соединены со входами преобразователя 15.выходы которого соединены со входами элементов 22 и 23 задержки и через элемент ИЛИ 11 - с одними входами Сумматора 17 по модулю два и элементом И 7, второй вход которого соединен через элемент ИЛИ 12 с выходами элементов 22 и 23 задержки. Второй вход сумматора 17 по модулю два соединен со вторым выходом комбинационного сумматора 18, Входы элемен-. тов И-ИЛИ 24 и 25 соединены с выходами преобразователя 15, элементов 22 и 23 задержки, элемента И 7 и единичным выходом триггера 21.Устройство работает следующим образом.Предварительно сбрасывается в нуль (по входу 20) регистр 28 и триггер 21 управления. Записывается порядок множимого (по входу 29) в регистр 26 сигналом, поступающим на вход 31, мантисса множимого (по входу 35) в регистр 19 сигналом, поступающим на вход 30. Суммирование порядков осуществляется по сигналу выделения .порядков, поступающему на вход 34, следующим образом.Предварительно порядок множимого перезаписывается из регистра 26 в старшие разряды регистра 28. На селективные входы сумматора 18 поступает старшими разрядами вперед порядок множителя в виде знакоразрядных кодов. В зависимости от знаковых разрядов порядка множителя (операндами ) сумматор 18 настраивается на суммирование (вычитание) единичного разряда, поступающего с выхода элемента И 8, с полноразрядным кодом порядка множимого (операнда Ь ), поступающего на входы сумматора 18 с выхода ре" гистра 28, При этом с приходом каждого последующего разряда(начиная со старшего разряда операнда д ) промежуточная сумма порядков поступает с выхода регистра 28 на вход сумматора 18 со сдвигом на один разряд в сторону старших разрядов. Из сумматора 18 информация подается в преобразователь 15 кода, где она преобразуется из позиционного кода в знакоразрядный и выдается на выходы 32 и 331 в виде 0, 11.В преобразователе 15 анализируются четыре (три знаковых и один старший, значащий) разряда промежуточной суммы Ф,На основании анализа этих разрядов преобразователь 15 выдает коды 10, +1 . При этом код (+1) выдается на выход, когда вычислительная сумма 3+3 а код (-1), когда вычисленная сумма(-3. При выдаче кода (+1) вырабатывается сумматором 17 по модулю два сигнал, коррекция знака Зн 2 промежуточной суммыс (+) на (-) и, наоборот, при выдаче кода (- 1) вырабатывается сигнал коррекции знака Зн 2 с (-) на (+), причем сигнал коррекции знака вырабатывается только тогда, когда сумма по модулюдва меньше четырех, Во всех последующих тактах суммирование порядковвыполняется аналогично первому такту,Умножение мантисс осуществляетсяв следующей последовательности.Анализируется старшая цифра множителя, поступающего на входы 1 и 2Если старшая цифра множителя, тов сумматоре 18 суммируется множимоес содержимым регистра 28, если стар- О шая цифра множителя, то множимоес содержимым регистра 28 вычитается.При умножении на второй разряд множителя производится перезапись информации с регистра 28 в сумматоре 18 15 со сдвигом влево на один разряд. Затем анализируется значение второго разряда множителя и о"уществляется суммирование (вычитание) множимого с полученной в первом такте суммой аналогично выше укаэанному. Таким образом, в каждом такте множимое передается в сумматор, если значение1 разряда множителя = +1, либо не передается, если значение 1 разряда 25множителя = О, и сумма сдвигается на один разряд влево, Из сумматора информация подается в преобразователь 15, где преобразуется из позиционного кода в знакоразрядный аналогично выше указанному, причем ин формация выдается через элементы 22и 23,1 задержки на выходы 32, и 331 в видеразряда произведения = 0,+1, если вычисленная мантисса нормализованная.35 Нормализация вычисленной мантиссыосуществляется в первом такте по сигналу, поступающему на вход 16. Приэтом, если нулевой разряд произведения = 0 и первый разряд произведения 4 О = О, то элементом И 7 выдается отрицательное приращение порядка(аП=-1), которое поступает на выход33 через элемент И-ИЛИ 25. По этомуприращению переключается триггер 2.1в единичное состояние и потенциаломоткрываются соответствующие схемы Иэлементов И-ИЛИ 24 и 25. При этомвыключаются элементы 22 и 23 задержки, что равносильно умножениювычисленной мантиссы на два,Предлагаемое устройство по сравнению с известными позволяет увеличить диапазон изменения чисел, нап- .ример, при шестиразрядном порядкечисла могут изменяться в диапазоне 55 от 2до 26 ф , а также сократитьрасход оборудования за счет уменьшения на и разрядов сумматора ирегистра частичных произведений иза счет того, что операции как над о порядками, так и над мантиссами выполняются на одном и том же сумматорЕ.Формула изобретения1. Устройство для умножения, содержащее комбинационный сумматорчастичных произведений, регистры множимого и множителя, преобразователь позиционного кода в знакоразрядный, причем выходы регистра множимого соединены соответственно со входами первой группы комбинационного сумма тора частичных произведений, о т л и ч а ю щ е е с я тем, что, с целью увеличения диапазона представления чисел и сокращения объема оборудования, оно содержит регистр порядков множимого, триггер управления, элементы задержки, сумматор по модулю два, элементы И-.ИЛИ, элементы И, ИЛИ, блок элементов ИЛИ, причем выходы регистра порядка множимого соединены соответственно со входами первой группы блока элементов ИЛИ, выходы которого соединены со входами регистра частичных произведений, выходы которого соединены со сдвигом на1 Л один разряд в сторону старших=разря- .О дов со входами второй группы комбина. ционного сумматора частичных произведений,выходы четырех старших разрядов которого соединены со входами преобразователя позиционного кода в знакоразрядный, первый выход которого соединен со входом первого элемента задержки, а второй выход - со входом второго элемента задержки, первый и второй выходы преобразователя позиционного кода в знакоразрядный соединены с первым н вторым входами первого элемента ИЛИ соответственно, выход которого соединен с первым входом сумматора по модулю два и первым входом первого элемента И, второй . вход которого соединен с выходом второго элемента ИЛИ, входы которого соединены с выходами элементов задержкисоответственно, второй вход сумматора по модулю два соединен с выходом 40 второго старшего разряда комбинационного сумматора частичных произведений, первые входы первых групп первого и второго элементов И-ИЛИ соединены соответственно с первым и вто рым выходами преобразователя позиционного кода в знакоразрядный, первыйвход второй группы первого элементаИ-ИЛИ соединен с выходом первого элемента задержки, первый вход второйгруппы второго элемента И-ИЛИ соединен с выходом второго элемента задержки, выход триггера управлениясоединен со вторыми входами первыхи вторых групп первого и второгоэлементов И-ИЛИ, вторые входы вторых групп первого и второго элементов И-ИЛИ являются инверсными, вход третьей группы второго элемента И-ИЛИ соединен с выходом второго элементаИ, выходы первого и второго элементов И-ИЛИ соединены с выходами выдачи знакоразрядных кодов результатаустройства сооответственно, селективные входы комбинационного сумматора частичных произведений соединены со входами третьего:элемента Исоответственно, выход которого соединен с первым входом третьего элемента ИЛИ, второй вход которого соединен со входом сигнала выделения порядка множителя устройства, вход регистра множимого устройства соединенсо входом ввода мантиссы множимогоустройства, нулевой вход триггерауправления и установочный вход регистра частичных произведений соедине-.ны со входом сигнала сброса устройства, вход регистра порядков множимогосоединен со входом ввода порядкамножимого устройства, выходы разрядовкомбинационного сумматора частичныхпроизведений, начиная с третьего старшего, соединены со входами второйгруппы блока элементов ИЛИ, начинаясо второго, первый вход второй группы входов блока элементов ИЛИ соединен с выходом сумматора по модулюдва.2. Устройство по и. 1, о т л ич а ю щ е е с я тем., что преобразователь позиционного кода в знакоразрядный содержит четыре элемента Ии,два элемента ИЛИ, причем первыевходы первого, второго, третьего ичетвертого элементов И соединены спервым входом преобразователя, вторые входы первого и третьего элементов И соединены со вторым входомпреобразователя, вторые входы второго и четвертого элементов И соединены с третьим входом преобразователя,третий вход четвертого элемента Исоединен с четвертым входом преобразователя, выходы первого, второго,третьего и четвертого элементов Исоединены со входами соответственнопервого и второго элементов ИЛИ, выходы которых подключены соответственно к первому и второму выходам преобразователя.Источники информации,принятые во внимание при экспертизе1, Авторское свидетельство СССРР 631919, кл. С 06 р 7/38, 1976.2. Авторское свидетельство СССР9450169, кл. О 06 Р 7/39, 1972.3. Каган Б,М., Каневский М.М. Цифровые вычислительные машины и системы, М., Энергия, 1974, с. 342344 (прототип),868751 Состави Техред Л едактор М.Митровка Тираж 748 Подписное ственного комитета СССРобретений и открытийа, Ж, Раушская наб., д. аказ 8330/7В Филиал ППП Патентф, г.ужгород, ул.Проектн НИИПИ ГосУдаР по делам из113035, Иоскв ль В.КурочкинПекарь Корректор у.Пономаре