Реконфигурируемое устройство с программным управлением

,8 ЫЙ НОМИТЕТ СССР БРЕТЕНИЙ И ОТКРЫТ ГОСУД АРСПО ДЕЛ ИЗОБР ОПИСАНИ К АВТОРСКОМУ ЕЛЬСТ Н.Титеев,во СССР72 СССССС6(54) (57) 1. РЕКОНфИГУРИруЕМОЕ уСТ РОЙСТВО С ПРОГРАММНЫМ УПРАВЛЕНИЕМ, содержащее первый и второй блоки памяти, первый и второй регистры адреса, первый и второй коммутаторы, первый и второй элементы И, первый и второй триггеры управления, группу элементов ИЛИ, причем нулевой выход первоготриггера управления соединен с первымуправляющим входом первого коммутатора,. группа выходов которого соединенас первой группой информационных входовпервого регистра адреса, первый выходпервого регистра адреса соединен сгруппой адресных входов первого блокапамяти, нулевой выход второго триггерауправления соединен с первым управляющим входом второго коммутатора, группа выходов которого соединена с первой группой информационных входоввторого регистра адреса, первый выходвторого регистра адреса соединен сгруппой адресных входов второго блока памяти, группы информационных выходов первого и второго блоков памяти соеди- нены с соответствующим входом соответствующего элемента ИЛИ группы, выходы элементов ИЛИ группы являются группой выходов устройства, первый и второй управляющие входы устройства соединены с вторыми управляющими входами второго и первого коммутаторов соответственно, вторые выходы первого и второго регистров адреса соединены соответственно с информационными входами второго и первого коммутаторов, единичные выходы первого и второго триггеров управления соединены с первыми входами первого и второго элемен-тов И соответственно, вторые входы ко- Е торых соединены с вторым и первым управляющими входами устройства соответственно, о т л и ч а ю щ е е с я тем, что,.с целью повышения надежности, в устройство дополнительно введены тре-тий и четвертый триггеры управления, третий, четвертый, пятый, шестой, седь.) мой и восьмой элементы И, первая и вторая группы элементов И, первый, второй, третий и четвертый элементы задержки, первый, второй и третий элементы ИЛИ, причем группа адресных выходов первого блока памяти соединена. с входами элементов И первой группы, выходы которых соединены с второй группой информационных входов второго регистра адреса; выход ошибки первого блока памяти соединен с единичным входом третьего триггера управления, первым входом третьего и инверсным входом четвертого элементом И и с инверсными входами элементов И первой группы, группа адресных входоь второго блока памяти соединена с входами1007108 Фиг, ЯСоставитель И,Сигало цюева Техред М.Коштура ктор Ю. Макаренко едактор з 21 ППП "Патент", г, Ужгород, ул. Проектная,Ю Е Е а ев72 , Тираж 704ВНИИПИ Государственнпо делам изобретен113035, Москва, 6-3, Р Подписноего комитета СССРй и открытийущская наб.,д, 410071 элементов И второй группы, выходы которых соединены с второй группой ин" формационных входов первого регистра адреса, выход ошибки второго блокапамяти соединен с единичным входом четвертого триггера управления, первым входом пятого и инверсным входом шестого элементов И и с инверсными входами элементов И второй группы, единичный выход первого триггера уп" равления соединен с первым входом. седьмого элемента И, выход которого соединен с первым входом первого элемента ИЛИ, выход которого соединен. с входом считывания второго блока памяти и через первый элемент задержки с прямым входом шестого элемента И, вы" ход которого соединен с первым входом второго элемента ИЛИ, выход второго элемента ИЛИ соединен с единичным вхо" дом второго и нулевым входом третьеготриггеров управления, единичный выходтретьего триггера управления через второй элемент задержки соединен с вторым входом третьего элемента И, вы" ход которого соединен со счетным входом второго триггера управления, нулевой выход которого соединен с вторым аходом седьмого элемента И, третий вход которого соединен с вторым управляющим входом устройства, единичный выход второго триггера управления соединен с первым входом восьмого элемента И, выход которого соединен с первым входом третьего элемента ИЛИ, выход которого соединен с входом счи" тывания первого блока памяти и через третий элемент задержки с прямым входом четвертого элемента И, выход чет" вертого элемента И соединен с вторым входом второго элемента ИЛИ, выход которого соединен с единичным входом, первого и нулевым входом четвертого 08триггеров управления, единичный выход четвертого триггера управлениячерез четвертый элемент задержки соединен с вторым входом пятого элемента И, выход которого соединен со счетным входом первого триггера управления, нулевой выход которого соединенс вторым входом восьмого элемента И,третий вход которого соединен с пер"вым управляющим входом устройства,нулевые выходы третьего и четвертоготриггеров управления соединены соответственно с третьими входами первогои второго элементов И, выходы которыхсоединены соответственно с вторымивходами первого и третьего элементов ИЛИ,2. Устройство по и. 1, о т л ич а ю щ е е с я тем, что блок памяти содержит запоминающую матрицу,первый, второй и третий элементы задержки, сумматор по модулю два, элемент И и группу элементов И, причем,адресный и управляющий входы блокапамяти соединены соответственно садресным и управляющими входами за"поминающей матрицы, управляющий вход,блока памяти через первый элементзадержки соединен с первым входомэлемента И, выход которого соединенс инверсными входами всех элементов Игруппы и является выходом ошибки бло" ка памяти, адресные и числовые выходы запоминающей матрицы соединены с входами сумматора по модулю два и через ,второй и третий элементы задержки соединены соответственно с адресным выходом блока памяти и с входами эве" ментов И группы, выходы элементов И группы являются выходами операнда блока памяти, выход сумматора по модулю два соединен с вторым входом ;элемента И.1Изобретение относится к цифровойвычислительной технике, в частностик устройствам управления ЭВМ,Известно микропрограммное устройство управления, содержащее Два блока памяти, два коммутатора, два триг гера, два регистра адреса и два элементв И, причем первые входы блоков памяти соединены с первыми выходами 2 соответствующих регистров адреса, а. первый вход одного регистра адреса соединен с первым выходом другого блока памяти, причем выход каждогокоммутатора соединен с вторым входомсоответствующего регистра адреса, выход каждого элемента И соединен с вторым входом соответствующего блока памяти, вторые выходы блоков памятисоединены со счетными входами соот8 4входом второго коммутатора, группа выходов которого через второй регИстрадреса соединена с группой адресныхвходов второго блока памяти, группыоперационных выходов первого и второгоблоков памяти через группу элементовИЛИ, соединены с группой выходов устройства, первый и второй входы устройства соединены с вторыми управляющими входами второго и первого комму"таторов соответственно, группы информационных входов которых соединены свторыми группами выходов первого ивторого регистров адреса соответственно, единичные выходы первого ивторого триггеров управления соеди-.нены с первыми входами первого и второго элементов И соответственно, вторые входы которых соединены с вторыми первым входами устройства соответственно 4 ,Недостатком данного устройстваявляется низкая функциональная надежность, вызванная невозможностьюидентификации отказов и сбоев микро"команд и реализации соответствующихразличных алгоритмов перестройкиструктуры с целью восстановления ра"ботоспособности устройства.Устройство одинаково реагирует наотказы и сбои блоков памяти. Поэтомуесли причиной искажения микрокомандыявляется сбой в блоке памяти, то этотблок в устройстве исключается из работы как отказавший, хотя он в действительности,не имеет отказов и является работоспособным. Это снижаетфункциональную надежность устройства,.так как исключенный из работы забракованный блок памяти одновременно исключается и из состава резерва. 3 100710 ветствующих триггеров, единичный выход данного триггера соединен с первым входом другого элемента И, второй вход одного элемента И соединен с соответствующим входом устройства и с первымвходом другого коммутатора, второй вход каждого коммутатора соединен с нулевым выходом соответствующего триггера, а третий вход одного коммутатора соединен с вторым выходом другого 1 О регистра адреса 1 1 .Недостатком этого устройства является низкая функциональная надежность вызванная отсутствием возможности автоматического восстановления работо" З способности при сбое или отказе какого-либо блока памяти.Известен также микропрограммный процессор с восстановлениемпри сбоях, содержащий блок памяти микрокоманд, М блок регистров, блок контроля, арифметико-логический блок, регистр адреса. микрокоманд, блок сопряжения с оперативной памятью, блок управления, счетчик сбоев, регистр промежуточных И результатов и элементы И 2.Недостатком этого процессора является низкая Функциональная надежность обусловленная невозможностью автоматического восстановления его работо- М способности при устойчивом отказе ка" кого-либо элемента.Известно также перестраиваемое микропрограммное устройство управления, содержащее два блока памяти два ре 33 гистра, два коммутатора, два триггера, элементы И и ИЛИ 3.Недостатком устройства является низкая Функциональная надежность, обуслов; ленная невозможностью идентификации 4 в отказов .и сбоев икрокоманд соответствующих различных алгоритмов перестрой" ки структуры устройства. Наиболее близким по технической сущности к предлагаемому является пе- ф рестраиваемое микропрограммное устройство управления, содержащее два блока памяти, два регистра адреса, два коммутатора, два элемента И, два триггера управления, группу элементов фв ИЛИ, причем нулевой выход первого триггера управления соединен с первым управляющим входом первого коммутатора, группа выходов которого через первый регистр адреса соединена с группой ад-Зз ресных входов первого блока памяти, нулевой выход второго триггера управления соединен с первым управляющим3 Кроме того, если причиной искажения микрокоманды является. отказ ячейки памяти, а не его общих элементов то этот блок также исключается из работы, хотя он способен обеспечивать считывание информации из тех ячеек памяти, которые не являюыя отказавшими. Зтоттакже снижает функциональ" ную надежность устройства. В то же время, так как информация в устройстве задублирована, т.е. в блоках памяти записаны идентичные микропрограммы, имеется. возможность при обнаружении искажения какой-либо микро- команды реконфигурировать устройство, считать эту микрокоманду из другого блока памяти, а затем прозвести об5 100710ратную реконфигурацию и продолжитьработу с двумя блоками памяти, засчет чего повышается функциональнаянадежность устройства,Целью изобретения являегея павышение надежности устройства. Поставленная цель достигается тем, что в реконфигурируемое устройство с программным управлением, содержащее 1 В первый и второй блоки памяти, первый и второй регистры адреса, первый и второй коммутаторы, первый и второй элементы И, первый и второй триггеры управления, группу элементов ИЛИ, при.з чем нулевой выход первого триггера уп-. ,равления соединен с первым управляющим входом первого коммутатора, группа выходов которого соединена с первой группой информационных входов первого щ регистра адреса, первый выход первого регистра адреса соединен с группой адресных входов первого блока памяти нулевой выход второго триггера,управления соединен .с первым управляющим И входом второго коммутатора, группа выходов которого соединена с первой группой информационных входов второго регистра адреса, первый выход регистр ра адреса соединен с группой адресных о входов второго блока памяти, группы информационных выходов первого и второго блоков памяти соединены с .соответствующим входом соответствующего элемента ИЛИ группы, выходы элементов ИЛИ группы являются группой выходов устройства, первый и второй управляющие входы устройства соединены с вторыми управляющими входами второго и первого коммутаторов соответственно, вторые выходы первого и второго реги стров адреса соединены соответственно с информационными входами второго и первого коммутаторов, единичные выходы первого и второго триггеров управления соединены с первыми входами первого и второго элементов И соответственно, вторые входы которых соединены с вторым и первым управляющими входами устройства соответственно, дополнительно введены третий и четвертый триггеры управления, третий, Четвертый, пятый, шестой, седьмой и восьмой элементы И, первая и вторая группы элементов И первый, второй; третий и четвертый элементы задержки, первый, второй и третий элементы ИЛИ, причем группа адресных выходов первого блока памяти соединена с входами 8 Ь элементов И первой группы, выходы которых соединены с второй группой ин"формационных входов второго регистраадреса, выход ошибки первого блокапамяти соединен с единичным входомтретьего триггера управления, первымвходом третьего и инверснымвходомчетвертого элементов И и с инверснымивходами элементов И первбй группы,группа адресных входов второго блокапамяти соединена с входами элементов Ивторой группы, выходы которых соеди"нены с второй группой информационных входов первого регистра адреса, выходошибки второго блока памяти соединенс единичным входом четвертого триггерауправления, первым входом пятово иинверсным входом шестого элементов Ии с инверсными входами элементов И вто"рой группы, единичный выход первого триггера управления соединен с первымвходом седьмого элемента И,.выходкоторого соединен с первым входомпервого элемента ИЛИ, выход которогосоединен с входом считывания второго блока памяти, и через первый элемент задержки с прямым входом шестогоэлемента И, выход которого соединенс первым входом второго элемента ИЛИ,выход второго элемента ИЛИ соединенс единичным входом второго и нулевымвходом третьего триггеров управления,единичный выход третьего триггерауправления через второй элемент задержки соединен с вторым входом тре-.тьего элемента И, выход которого соединен со счетным входом второготриггера управления, нулевой выходкоторого соединен с вторым входом седьмого элемента И, третий вход ко. торого соединен с вторым управляющим входом устройства, единичный выход второго триггера управления соединен с первым входом восьмого элемента. И,выход которого соединен с первым входом третьего элемента ИЛИ, выход которого соединен с входом считыванияпервого блока памяти и 4 ерез третийэлемент задержки с прямым входомчетвертого элемента И, выход четвертого элемента И соединен с вторымвходомвторого элемента ИЛИ, выходкоторого соединен с единичным входомпервого и нулевым входом четвертоготриггеров управления, единичный выход четвертого триггера управлениячерез четвертый элемент задержки соединен с вторым входом пятого элемента И, выход которого соединен со8. 8третьего (четвертого) триггера управления и соединение его единичного вх да с третьим выходом йервого (второго ) блока памяти предназначено для фиксации наличия искажения а микрокоманде при первом ее считывании из блока памяти.Введение второ о (четвертого)элемента задержки и обусловленных им связей предназначено для обеспечения отпирания третьего (шестого) элемента И лишь после того, как закончится импульс, установивший третий (четвертый) триггер управления в единицу.Введение третьего (пятого) элемента И и обусловленных им связей предназначено для подачи сигнала нассчетнык вход второго (первого) триггера управления при наличии искажений в повторно:считанной микрокоманде,Введение второй (первой) группы элементов И и обусловленных ею связей позволяет обеспечить подачу адресного поля микрокоманды, считанной из второго (первого) блока памяти, на первый (второй) регистр адреса лищь при условии, что в ней не обнаружено искажений.Введение четвертого (.шестого ) элемента И и обусловленных им связей поз" воляет при отсутствии искажений в микрокоманде, считанной из первого (второго.) блока памяти, устанавливать триггеры управления в исходное состояние.Введение второго элемента ИЛИ позволяет устанавливать триггеры управления в исходное состояние при отсутствии искажений в микрокоманде, считанной из любого блока памяти. 7 . 100710счетным входом первого триггера управления, нулевой выход которого соединен с вторым входом восьмого элемента И, третий вход которого соединенс первым управляющим входом устройст-.ва, нулевые выходы третьего и Четвертого триггеров управления соединенысоответственно с третьими входами первого ивторого элементов Й, выходыкоторых соединены соответственно с 1 евторыми входами первого и третьегоэлементов ИЛИ,Блок памяти содержит запоминающуюматрицу, первый, второй и третий элементы задержки, сумматор по модулю Мдва, элемент И и групду элементов И,причем адресный и управляющий входыблока памяти соединены соответственнос адресным и управляющими входамизапоминающей матрицы, управляющий 2 в,вход блока памяти через первыи элемент задержки соединен с первым входом элемента И, выход которого соединен с инверсными входами всех элементов И группы и является выходом ошиб" Ики блока памяти, адресные и числовыевыходы запоминающей матрицы соединеныс входами сумматора по модулю два ичерез второй и,третий элементы задержки соединены соответственно с ад- Звресным выходом блока памяти и с входами элементов И группы, выходы элементов И группы являются выходамиоперанда блока памяти, выход сумматораПО модулю. два соедйнен с вторым входом элемента И.Сущность изобретения состоит в повышении Функциональной надежности устройства путем обеспечения устойчивос"ти к сбоям и обхода отказавших ячеекпамяти путем реконфигурации.Устойчивость к сбоям обеспечивается за счет того, что считываниемикрокоманды, в которой обнаруженоискажение,осуществляется дважды, илишь при повторении искажений микрокоманда бракуется и осуществляетсяреконфигурация устройства для считывания этой микрокоманды из другогобпока памяти,30 Обход отказавшей ячейки памяти осуществляется путем реконфигурации устройства для работы с другим блоком памяти, осуществления считывания забракованной микрокоманды из этого и блока, после чего осуществляется обратная реконфигурация для работы вновь с двумя блоками памяти, Введение Введение третьего (первого) элемента задержки и обусловленных им связей позволяет разрешить Формирование сигнала на установку триггеров управления в исходное состояние лишь после того, как на выходе ошибки первого (второго) блока памяти будет сформирован результат контроля считанной из него микрокоманды.Введение третьего (первого) элемента ИЛИ и обусловленных им связей предназначено для Формирования сигналов считывания микрокоманд из первого (второго) блока памяти.Соединение нулевого выхода третьего (четвертого) триггера управления с третьим входом первого (второго) элемента И позволяет прекратить счи" тывание из второго (первого) блока9 100710памяти при первом считывании искаженной микрокоманды из первого (второго)блока памяти,Введение восьмого (седьмого) элемента И и обусловленных им связей зпозволяет перейти к считыванию микрокоманд иэ второго ( первого)блокапамяти, если в повторно считанной иэпервого (второго) блока памяти микрокоманде будут вновь обнаружены иска" 1жения.Таким образом, введение указанныхэлементов и связей позволяет осуществ"лять двукратное считывание искаженноймикрокоманды и тем самым повысить 1.устойчивость устройства к сбоям, атакже обеспечивает перестройку устройства вновь на работу с двумя блоками памяти после считывания отказавшеймикрокоманды из исправного блока памяти. Это позволяет повысить Функциональную надежность устройства.На фиг. приведена функциональнаясхема предлагаемого устройства," нафиг.2 " функциональная схема блока Ипамяти; на фиг.3 - Функциональнаясхема коммутатораУстройствц содержит первый 1 ивторой 2 блоки памяти, первый 3 ивторой 4 регистры адреса, первый 5 и зфвторой 6 коммутаторы, третий 7, четвертый 8, второй 9 и первый 1 О триггеры управления, второй 11, четвертый 12, третий 13 и первый 14 эле"менты задержки, третий 15, пятый. 16,второй 17, восьмой 18, первый 19седьмой 20, четвертый 2.1 и шестой 22элементы И, вторую 23 и первую 24группы элементов И, третий 25, первый26 и второй 27 элементы ИЛИ, группуэлементов ИЛИ 28, первый 29 и вто"рой 30 управляющие входы устройства,группу 31 выходов устройства.Блок 3 (4) памяти (Фиг.2) содержитзапоминающую матрицу 32, элемент 33 ,азадержки элементы 34 и 35 задержкисумматор 36 по модулю два, элементИ 37, группу 38 элементов И, вход 39считывания блока памяти, группу 40адресных .входов блока выход 1 ошибтки, группу 42 операционных выходов,группу 43 адресных выходов блока памяти. 8 10Блок 1 (2) памяти предназначендля хранения микрокоманд. При подачеимпульса считывания на вход 39 считывания блока (фиг.2) из его матрицы 32считывается микрокоманда по адресу,заданному на вяоде 40. В сумматоре 36по модулю два разряды микрокомандыпроверяются на четность (алгоритм работы сумматора приведен в ГОСТ, 2.743"-72, табл.5, п.9, с.27),При отсутствии обнаруживаемых искажений количество единиц в коде микрокоманды остается четным, и поэтомуна.выходе сумматора 36 Формируетсянулевой сигнал, запирающий элемент ИИ 37. Тем самым запрещается прохождение импульса считывания, задержанного элементом 35 задержки на время,необходимое для срабатывания запоминающей матрицы 32 и. сумматора 36, навыход 41 ошибки.Поэтому к моменту появления сиг"налов на выходах элементов 34 и 35задержки группа 38 элементов И оказывается открытой, и код микрооперацийчерез нее поступает на группу 42 операционных выходов блока. Код адресаодновременно поступает на группу 43адресных выходов. Если же в микрокоманде есть обнаруживаемые искажения,то количество единиц в ее коде стано-.вится нечетным. Поэтому на выходесумматора 36 формируется единичныйсигнал, отпирающий элемент И 37. Благодаря этому импульс считывания поступает на выход 41, сигнализируя оналичии ошибки в микрокоманде, атакже через инверсный вход запираетгруппу элементов И 38 на время, в те"чение которого на выходах элемента 34задержки выдается кодмикроопераций.,Тем самым запрещается выдача искажен"ного кода микрооперэций на выход 42.Элементы задержки могут быть реализо-ваны, например, на О"триггерах. Регистр 3 (4) адреса предназначен ,для хранения адреса следующей микро 1 команды до ее считывания из соответствующего блока памяти. Информация в регистр может записываться как с выхода первого (второго) коммутатора, так и с выхода группы элементовИ 23 (24).оммутатор(6) (фиг,3)представ- .ляет собой группу элементов И, содер" Ожащую элементы И 441 4444 фРассмотрим назначение элементовустройства. Триггер 7 (8) предназначен для Фиксации наличия искажения в микрокоманде при первом ее считывании из блока 1 (2) памяти.Э 5 40 11 10071Триггер 9 (1 О) предназначен для фиксации наличия искажения в микрокоманде при ее повторном считывании из блока 1 (2) памяти.Элемент И 15 (16) предназначен для управления триггером 9 (10).Элемент 11 (12) задержки предназ" начен для отпирания элемента. И 15 ( 16) после того, как закончится импульс,установивший триггер 7 (8) в единицу. 1 ф 8 качестве этих элементов могут бытьиспользованы О-триггеры,Коммутатор 5 (6) предназначен для подачи адреса следующей микрокоманды из регистра 4 (3) адреса в регистр 3 (4)., когда при двукратном считывании из блока 1 (2) памяти микрокоманда вновь оказывается искаженной.Группа элементов И 23 (24) предназначена для подачи адреса следующей микрокоманды с адресного выхода блока 2 (1) памяти на регистр 3 (4) лишь при отсутствии искажений в микрокоманде, считанной иа этого блокапамяти. Группа элементов ИЛИ 28 предназна. чена для подачи сигналов жикроопераций с блоков 1 и 2 памяти на выход устройства.Элемент И 21 (22) преназначен для формирования сигнала на установку триггеров 7-10 в исходное состояние, при отсутствии искажений в микрокоманде, считанной из блока 1 (2) памяти.Элемент ИЛИ 27 предназначен для формирования сигналов на установку триггеров 7-10 в исходное состояние при отсутствии искажений в микрокоманде, считанной из блоков 1 и 2 памяти. Элементы И 17 (19) и 18 (20) пред" назначены для управления подачей импульсов считывания на блок 1 (2) памяти. Элемент ИЛИ 25 (26) предназначен для формирования импульсов на входе считывания блока памяти 1 (2), Э Элемент задержки 13 (14) предназначен для разрешения формирования сигнала на установку. триггеров 7-10 в исходное состояние лишь после того,как на выходе ошибки блока 1 (,2 ) па". мяти. будет сформирован результатконтроля считаннойиз блока памятимикрокоманды. В качестве этого элемента может быть испольеован 0-триггер. 08 12 Устройство работает следующим образом.В исходном состоянии при отсутствии отказов в блоках 1 и 2 памяти триггеры 7 и 8 управления установлены в нуль, триггеры 9 и 1 О - в единицу, на выходах ошибки блокови 2 паеяти значение сигнала соответствует логическому нулю, на входы 29 и 30 уст" ройства поочередно подаются тактовые импульсы, в регистре 3 (4) адреса, записан адрес микрокоманды, подлежащей считыванию. Очередной тактовый импульс с входа 29 (30) поступает через элемент И 17 (19), открытый сиг" налом с единичного выхода триггера 9 (10), и через элемент ИЛИ 25 (26) на считывающий вход блока 1 (2) памяти, осуществляя считывание из него микрокоманды по адресу, записанному в регистре 3 (4) адреса, Сигналы микроопераций считанной микрокоманды с выхода блока 1 (2) памяти через группу элементов ИЛИ 28 подаются на груп" ну 31 выходов устройства, а адрес следующей микрокоманды при отсутствии сигнала на выходе ошибки подается через элемент И 24 (25) на регистр М 3 ) адреса.Кроме того, при отсутствии сигнала ошибки элемент И 21 (22) остается отс- крытым нулевым значением сигнала на его инверсном входе, в результате чего тактовый импульс через элемент 13 (14) задержки поступает на вход элемента И 21 и через элемент ИЛИ 27 уста-: навливает триггеры 7-10 в исходное состояние. При поступлении тактового импуль" са на вход 30 (29) устройства происходит считывание очереднои микроко" манды из блока 2 (1) памяти и т.д. При обнаружении искажения в микрокоманде, считанной из блока 1 (2) памяти на его выходе ошибки формируется импульс, который запирает группу эле" ментов И 24 (23), запрещая запись ад" реса следующей микрокоманды в ре" гистр 4 (3) адреса, с выхода блока(2) памяти, а также устанавливает триггер 7 (8) в единицу, Сигналом с нулевого выхода триггера 7 (8) зарирается элемент И 19 (7 ), прекращая . подачу тактовых импульсов на блок 2(,11 памяти, По окончании импульса на выходе ошибки блока 1 (2) памяти появ" ляется сигнал на выходе элемента 11(2) задержки, который отпираетвход элемента И 15 16 ). Далее припоступлении импульса на вход 30 (29)устройства считывания микрокомандыиз блока 21 ) памяти не происходит,так как элементы И 19 и 20 (17 и 18)заперты нулевыми сигналами на нуле"вых выходах триггеров 7 и 9 (8 и 10)соответственно, Поэтому адрес микрокоманды, в которой обнаружены иска"жения, без изменений остается записанным в регистре 3 (4), При поступлении очередного тактового импульсана вход 29 (30) устройства происходиповторное считывание этой микрокоманды из блока(2) памяти, Если приэтом в ней не обнаружено искажений,то на выходе элемента И 21 (22) форьмируется сигнал, по которому триггер7 (8) устанавливается в исходное(нулевое) состояние. Благодаря этомуотпирается элемент И 19 ( 17), разрешая прохождение тактовых импульсовна считывающий вход блока 2 ( 1 ) памяти, Далее устройство работает согласно вышеописанному, осуществляяпоочередное считывание микрокомандиз блоков памяти,Если же при повторном считываниимикрокоманды из блока 1 ( 2 ) памятивновь будут обнаружены искажения вней, то она бракуется, и осуществляется реконфигурация устройства длясчитывания этой микрокоманды из другого блока памяти, При этом импульсом на выходе ошибки блока 1 (2) памяти запрещается формирование элемен"том И 21 (22) сигнала на установкутриггера 7 (8) в нуль, а триггер 9(10) через элемент И 5 (1 б) устанавливается в нуль. Нулевым сигналом сего единичного выхода запираются 07108 14элементы И 17 и 18 (19 и 20), прекращая подачу тактовых импульсов наблок 1 (2) памяти, а единичным сигналом с его нулевого выхода отпирается элемент И 20 (18) и разблокируетсякоммутатора 6 (5) Через этот коммутатор адрес искаженной микрокоманды переписывается из регистра 3 ( 4 )в регистр 4 ( 3 ). При поступлении так тового импульса на вход,30 устройства происходит считывание этой микро"команды из блока 21 ) памяти.Если при ее считывании не будетобнаружено искажений, то элемент 1 И 22 ( 21) сформирует сигнал, по которому триггеры 7 и 9 (8 и 10) устанавливаются в исходное состояние иразрешают считывание очеоедной микрокоманды из блока 1 (2 ) памяти по ад ресу, поступившему на регистр 3 (4 )с адресного выхода блока 2 ( 1 ) памяти, Тем самым осуществляется обходотказавшей ячейки в блоке 12 ) памятии обратная реконфигурация устройства И для работы вновь с двумя блоками памяти.Таким образом, предлагаемое изобретение имеет следующие преимущества.Во-первых повышается устойчивость Зф устройства к сбоям и отказам, причемустойчивость к сбоям обеспечиваетсябез изменения конфигурации устройства путем повторения считывания микрокоманды, а устойчивость к отказамобеспечивается путем обхода отказавших ячеек памяти за счет реконфигурации устройства;Во-вторых, преимущество изобретения состоит во введении двух тригге 4 ф ров, шести элементов И, двух группэлементов И, четырех элементов задержки трех элементов ИРИ,