Регистр сдвига

) Заявитель 4) РЕГИСТР СДВИГА Йедо статком устройства является то, его построения требуются интеосхемы, имеющие большое коли- внешних выводов. Например, для ни,четырех разрядного сдвигающестра требуются интегральные схеющие не менее 19 внешних вывэИзобретение относится к вычислитель- технике и дискретной автоматике иет.быть использовано при построении овой аппаратуры повышенной надежнос что дляральныечестно реализац о реги ы нм Известен резервируемый сцвигающий грегистр, содержащий резервируемые ре м, егистры, эжменты И, эжменты ИЛИ, вы- дов.ходы которых подключены к первым входам вторых эжментов ИЛИ, допоаитель 10Наибоже близким техническим решеные элементы И н анализаторы, входы ко- нием к предлагаемому изобретению являетторых подключены к выхоцам контрольных . ся регистр сдвига, содержащий М разряцов, триггеров резервируемых регистрсв, а выполненных на статических триггерах, прямой выход к входам первых допожитель- выходнью элементы И по числу разряцов, ных эжментов И, вторые входы которых цепи входной и управляющей сдвигом ин 15ссецинены с выходами основных и резерв формации, счетчик с импульсами гененых разрядов резервируемых регистров, а ратор заторможенных импульсов, два эжвыход - со вторыми входами вторых эле- мента И, элемент НЕ, ячейки памяти, ментов ИЛИ, при этом инверсный выход первые выходы которых подсоединены к анализатора подключен к вторым входам выходам регистра сдвига, первую группу первых эжментов И и к входам вторых элементов И, по числу ячеек памяти, цополнительнык элементов И, выходы ко- . одни из входов которых соецинены со торых подключены к вхоцам первых эле- вторыми выходами соответствующих ячеекментов ИЛИ 11. памяти, генератор тестовых сигналов, 3 858 1 первый и второй элементы И, первый элемент НЕ и тактовую шину 2.Недостаток устройства - его сложность.Цель изобретения - упрошение регистра за счет уменьшения числа внешних выводов.Поставленная цель достигается тем, что регистр сдвига содержит дешифратор, первый и второй элементы НЕ, вторую группу элементов И, элементы И-НЕ, 10 третью и четвертую группы элементов И, причем входы пешифратора соединены с первым и вторым выходами генератора тестовых сигналов, третий выход которого подключен к первым входам первого и 15 второго элементов И, вторые входы которых соединены соответственно с первым и вторым выходами дешифратора, выход первого элемента И соединен с первыми входами первого и второго элементов ИЛИ 20 вторые входы которых соединены соответ ственно со вторым и третьим выходами пешифратора, третий вхоп второго элемента ИЛИ подключен к выходу второго элемента И, первый и четвертый выходы де шифратора и выходы элементов ИЛИ соединены с первыми входами элементов И второй и третьей группы и с первыми входами элементов И-НЕ, вторые входы элементов И второй группы соединены с 30 выходом первого элемента НЕ, вход которого подключен к четвертому выходу генератора тестовых сигналов и вторым входам элементов И-НЕ, выходы элементов И второй группы соединены с первы ми входами элементов И четвертой группы, вторые входы которых подключены к выходу второго элемента НЕ, вход которого соединен со вторыми входами элементов И третьей группы и с пятым выходом 40 генератора тестовых сигналов, первые входы ячеек памяти соединены с тактовой шиной, выходы элементов И третьей и четвертой групп подключены соответственно к вторым и третьим входам соответст 4 вуюших ячеек памяти, выход каждого элемента И, кроме последнего,. первой группы соединен с четвертым входом последуюшей ячейки памяти, выход последнего элемента И первой группы соединен с четвертым 50 входом первой ячейки памяти.На чертеже представленаструктурная схема регистра сдвига.Регистр .сдвига содержит сдвигаюшие регистры 1 (в вице отдельной интеграль ной схемы), внешние выводы 2-6 интегральной схемы, дешифратор 7, первыйи второй элементы И 8 и 9, первый и второй эле 07 4менты ИЛИ 10 и 11, первый элемент НЕ 12, вторую группу элементов И 13-16, элементы И-НЕ 17-20, второй элемент НЕ 21 четвертую группу элементов И 22-25, третью группу элементов И 26 27, элементы И 28 и 29, первую группу элементов И 30-33, ячейки 34-37 памяти, внешние выводы 38-41 интегральной схемы, тактовую шину 42, генератор 43 тестовых сигналов и шину 44 входной информации.Каждый из сдвигаюших регистров соответствует одному разряд; регистра сдвига. Для сдвигаюшего регистра, соответствующего старшему четвертому разряпу, ячейка 34 является основной (рабочей), а ячейки 35-37 - контрольными. Для сдвигаюшего регистра, соответствуюшего третьему разряпу, ячейка 34 является основной, ячейка 35 является резервной, а ячейки 36,37 - контрольными. Для сдвигающего регистра, соответствуюшего второму разряду, ячейка 34 является основной, ячейки 35,36 являются резервными, а ячейка 37 - контрольной. Для сдвигаюшего регистра, соответствуюшего первому разряду, ячейка 34 является основной, а ячейки 35-37 - резервными. Выводы 2-6 подключены к первому, второму, третьему, четвертому и пятому выходу 43 генератора тестовьж сигналов, первые входы элементов И Я и 9 подключены к входному выводу 4, вторые выходы элементов И 8 и 9 подключены к первому и второму выходу дешифратора 7, при этом выход элемента И 8 подключен к первым входам элементов ИЛИ 10 и 11, вторые входы которых подключены соответственно ко второму и третьему выходу дешифратора 7, а выход элемента И 9 подключен к третьему входу элемента ИЛИ 11. Входной вывод 5 подключен ко входу элемента НЕ 12 и ко вторым входам элементов И-НЕ 17-20, а выход элемента НЕ 12 соединен со вторыми вхо" дами элементов И 13-16, Входной вывод 6 подключен ко входу элемента НЕ 21 и ко вторым входам элементов И 26-29, при этом выход элемента НЕ 21 соедиюн со вторыми входами элементов И 22- 25, Тактовая шина 42 подключена к первым входам ячеек 34-37 памяти. Четвертый выход дешифратора 7 подключен к первым входам элементов И 13 и 26 и к первому входу элемента И-НЕ 17, первый выход дешифратора 7 подключен также к первым входам элементов И 14 и 27, а также к первому ходу элемента И-НГ5 8581 18, выход элемента ИЛИ 10 подключен к первым входам элементов И 15 и 28, а также к первому входу элемента И-НЕ 19, выхоц элемента ИЛИ 11 поцключен к первым входам элементов И 16 и 29, а также к первому входу элемента И-НЕ 20, причем выходы элементов И 13-16 подключены соответственно к первым вхоцам элементов И 22-25, а выходы элементов И-,НЕ 17-20 подключены соответст 10 венно к одним из входов элементов И 30 ЗЗ, другие вхоцы которых подключены соответственно к выходам ячеек 34-37 памяти. Выходы элементов И 22-25 подключены к третьим входам, а выходы эхментов И 26 29 подкачены ко вторым входам ячеек 34-37 памяти, при этом выходы элементов И ЗО-ЗЗ подключены соответственно к четвертым входам ячеек34-37 памяти. 20Регистр сдвига работает следующимобразом.Входная информация поступает независимо в каждый из сцвигающих регистров. С этой целью на внешние выводы 2-6 25 сдвигающих регистров с. выходов генератора 43 тестовых сигналов подаются сждуюшие сигналы: для сцвигающего регистра, с которого снимается старший 4-й разряд, на выводы 2,4,5,6 подается 300, на вывоц 3 подается 1", цля сцвнгающего регистра, с которого снимается 3-й разряд,на выводы 3-6 поцается "0", на вывод 2 подается ф 1,цля сдвигающего регистра, с которого снимается 2-й 35 разряп, на выводы 4-6 подается 0", на выводы 2,3 поцается " 1. Указанные сигналы подаются на внешние выводы савигающих регистров тогда, когда через шину 44 входной информации псступают 40 импульсы, подлежащие записи в регистр сдвига.Для разрыва цепи сцвига от старшего к младшему разряду сцвигающих регистров на выводы 2-6 с выходов генератора 43 45 подаются следующие сигналы: цля сдвигающего регистра, с которого снимается старший 4 й разряд, на выводы 2,4,6 подается "О", на выводы 3,5 поцается 1, для сдвигавшего регистра, с которого 50 снимается 3-й разряд, на выводы 3,4,6 подается "0, на выводы 2,5 поцается ф 1", для сцвигаюшего регистра, с которого снимается 2-й разряд, на выводы 4,6 подается 0, на выводы 2,3,5 подается 55 У 1 юВ режиме контроля на выводы 2 6 сдвигаюших регистров с выходов генерато 07 6ра 43 подаются следующие сигналы: для сдвигаюшего регистра, с которого снимае ся старший 4-й разряд, на выводы 2,6 подается Оф, на выводы 3-5 подается ф 1 ф, для сдвигаюшего регистра, с которого снимается З-й разряд, на выводы 3,6 подается "0", на выводы 2,4,5 подается 1, для спвигаюшего регистра, с которого снимается 2-й разряд, на вывод 6 поцае ся 0, на выводы 25 подается 1".В режиме контроля, с целью установки контрольных ячеек сцвигаюших регистров в О, на выводы 2 6 сдвигавших регис ров с выходов генератора 43 подаются следующие сигналы: для сдвигающего регистра, с которого снимается 4-й старший разряд, на выводы 2,5 подается 0, на выводы 3,4,6 подается1, для сдвигаюшего регистра, с которого снимается З-й разряц, на выводы 3,5 подается фО", на выводы 2,4,6 подается 1, для сдвигаюшего регистра, с которого снимается 2-й разряд, на вывод 5 подается 0", на выводы 2,3,4,6 подается "1.В режиме контроля, с целью установки контрольных ячеек сдвигающих регистров в ф 1 ф, на выводы 2-6 сдвигающих регистров с выходов генератора 43 подаются следующие сигналы: цля сдвигаюшего регистра, с которого снимается 4-й старший разряд, на выводы 2,5,6 подается "0, на выводы 3,4 подается "1, цля сцвигающего регистра, с которого снимается 3-й разряд, на выводы 3,5,6 подается уф, на выводы с,4 подается "1", для сцвигающего регистра, с которого снимается 2-й разряд, на выводы 5,6 подается О", на выводы 2-4 подается ю 1 ФВ режиме контроля с помощью такой последовательности импульсов реализуются переходы контрольных ячеек из состояния ноль в состояние "ецийица и из состояния фецнница в состояние нольф. Предлагаемый резервированный регистр сохраняет работоспособность при отказах ложный нольде и "ложная единица.Технико-экономический эффект изобретения состоит в том, что с помощью введения в сдвигающие регистры дешифратора и дополнительных элементов И,ИЛИ, И-НЕ, НЕ число внешних выводов этих регистров в интегральном исполнении сократится. В,случае М - разрядного регистра без дешифратора и цополнительных элементов И, ИЛИ; И-НЕ, НЕ необходимое число внешних выводов каждого сдвигающего регистра равно 4 М+ 4, а в слу8581 чае, когда в сдвигающие регистры в интегральном исполнении вводятся дешифратор и дополнительные элементы И, ИНЕ,ИЛИ, НЕ, число внешних выводов каждого савигающего регистра равно й+1 о М+7.Например, для реализации 16-разрядного савигаюшего регистра с дешифратором и дополнительными элементами потребуются микросхемы, имеющие в 2,5 разаменьше внешних выродов, чем у микросхем,требуемых для построения сдвигающегорегистра без дешифратора и дополнительных элементов, а при реализации 32 -разрядного регистра потребуются микросхемы,имеющие в 3 раза меньше внешних вывсаов,Меньшее количество внешних выводовсдвигаюших регистров упрощает схему регистра сдвига и тем самым увеличиваетего надежность. го Формула изобретения Регистр сдвига, содержащий ячейки д памяти, первые входы которых подсоединены к выходам регистра сдвига, первую группу элементов И по числу ячеек памяти, одни из входов которых соединены со вторыми выходами соответствующих Зо ячеек памяти, генератор тестовых сигналов, первый и второй элементы И, первый элемент НЕ и тактовую шину, о т л ич а ю ш и й с я тем, что, с целью упрощения регистра сдвига за счет уменьшения числа внешних выводов, в него введены дешифратор, первый и второй элементы ИЛИ, второй элемент НЕ, вторая группа элементов И, элементы И-НЕ, третья и четвертая группа эжментов И, причем 4 О входы дешифратора соединены с первым и вторым выходами Генератора тестовых сигналов, третий выход котороГо подключен к первым вхоаам первоГо и второГо 07 8элементов И, вторые входы которых соединены соответственно с первым и вторьввыхоаами дешифратора, выхоа первогоэлемента И соединен с первыми входамипервого и второго элементов ИЛИ, вторые вхоаы которых соединены соответственно со вторым и третьимвыходами дешифатора, третий вход второго элемента ИЛИподключен к выходу второго элемента И,первый и четвертый выходы дешифратораи выходы элементов ИЛИ соединены с.первыми входами элементов И второй итретьей групп и с первыми входами элементов И-НЕ, вторые входы элементов Ивторой группы соединены с выхоаом первого элемента НЕ, вхоа которого подключен к четвертому выходу генератора тестовых сигналов и вторым входам элементов И-НЕ, выходы элементов И второйгруппы соединены с первыми входами эжментов И четвертой группы, вторые входыкоторых подключены к выходу второгоэлемента НЕ, вход которого соединен совторыми входами элементов И третьейгруппы и с пятым выходом генераторатестовых сигналов, первые входы ячеекпамяти соединены с тактовой шиной, выходы элементов И третьей и четвертойгрупп подключены соответственно ко вторым и третьим входам соответствующихячеек памяти, выход каждого элемента И,кроме последнего, первой группы соединенс четвертым входом последующей ячейкипамяти выход последнего элемента И первой группы соединен с четвертым входомпервой ячейки памяти.Источники информации,принятые во внимание при экспертизе:1. Авторское свидетельство СССР позаявке М 2647402, кл. 6 11 С 19/ОО,1978,2. Авторское свидетельство СССР позаявке М 2.700914/24, кл. б 11 С 19/00,)1978 (прототип),858 107ВНИИПИ Заказ 7256/85 Тираж 645 Подписное филиал ППП "Патент" г.Ужгород,ул. Проектна