Устройство для деления двоичных чисел

(72) Авторы изобретения Институт электродинамики АН Украинской ССР(54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ ДВОИЧНЫХ ЧИСЕЛ Изобретение относится к области вычислительной техники и может быть использовано автономно, либо в составе универсальных или специализированных цифровых машин.Известны устройства для деления чи 5 сел 11, 12, содержащие сумматор, регистры делимого и делителя, устройство управления. Известные устройства обеспечивают нахождение частного, делимого1 О и делителя путем представления вычислительного процесса в виде последовательности шагов.Из известных устройств наиболее близким по своей технической сущности к изобретению является устройство, описанное в 3, включающее три параллельных сумматора на И разрядов, первый из которых дополнен младшими разрядами в количестве тт -1, блок формирования знака, вход делителя, вход делимого З . Устройство выполняет операцию деления путем последовательной реализации алгоритма определения частного,что и определяет его Относительно невысокое быстродействие.Белью настоящего изобретения является увеличение быстродействия устройства дпя деления двоичных чисел.Указанная цель достигается тем, что устройство для деления двоичных чисел содержит три параплельных (11 +2) разрядных сумматора и блок формирования знака частного, входы которого подсоединены к шине знака делимого и шине знака делителя, (11 -3) параллельных (т 1+2)-х разрядных сумматоров, (11-1) управляемый и один неуправпяемъй Ь+1)-разрядные преобразователи прямого кода в дополнительный, причем выход каждого 1-го разряда-го сумматора 1=1,2, т 1, 3 =1,211, соединен с первым входом (1+1)-го разряда (1+1)-го сумматора, второй вход (1+1)-го разряда С 1, -го сумматора,=2., и, соединен с соответствующим информационным выходом (1+1)-го разряда С-го управляемого (тт+1)-разрядного преобразователя прямого кода вп =3, а делимое - соответственно 211=6 двоичными разрядами.Устройство содержит блок 1 формирования знака частного, неуправляемый преобразователь 2 кода из прямого в дополнительный, первый управляемый преобразователь 3 кода, второй управляемый преобразователь 4 кода, три параллельных. сумматора 5,6,7, соответственно, вход 8-13 делимого, вход 14-17 делителя, аход 18 знака делимого, вход 19 знака делителя, выход 20 знака частного, выход 21-23 модуля частного. Неуправляемьй преобразователь 2 кода состоит, например, иэ генератора 24 единиц, четырех инверторов 25-28, второго генератора 29 единиц, Управляемый преобра- зователь 3 кода состоит, например, иэ схем 30-33 сложения по модулю два, первые аходы которых объединены между собой и являются управляющим входом преобразователя. Управляемый преобразователь 4 состоит, например, из схем 34- 37 сложения по модулю два, первые входы которых объединены между собой и яв- ляютса управляющим входом преобразователя. Первый параллельный сумматор 5 состоит, например, из знакового полусумматора 38 и одноразрядных сумматоров 39-42. Второй параллельный сумматор 6 состоит, например из знакового одноразрядного сумматора 43 и одноразрядных сумматоров 44-47. Третий параллельный сумматор 7 состоит, например, иэ знакового одноразрядного сумматора 48 и одноразрядных сумматоров 4 Ь. Входы инверторов 25-28 неуправляемого ,преобразователя 2 кодов и вторые одноименные входы схем 30-33 сложения по модулю два первого упррвляемого преобраэоватЬля 3 кодови 34-37 второго управляемого преобразователя 4 кодов подключены ко входам 14-17 делителя соответственноВыходы неуправляемото преобразователя 2 кодов, инверторов 25- 28 подключены к первым входам первого сумматора 5, одноразрядных сумматоров 39-42, вторые одноименные входы которого соединены со входами 8-11 делимого И+1 старшими разрядами. Кроме того, первый вход знакового полусумматора 38 первого сумматора 5 и третий вход одноразрядного сумматора 42 младшего разряда первого сумматора 5 соединенъ с выходом генератора 24 и 29 единиц соответственно. Выходы первого сумматора 5, одноразрядных сумматоров 39-42 соепинены со вторыми 74841дополнительный, информационный аходкоторого подсоединен к (1+1)-й разряд,ной шине делителя, а управляющий входкаждогоГО управляемого (0+1) раэрядного преобразователя прямого кода вдополнительный, 1=2, и, соединен синверсным выходом старшего знаковогоразряда т, -го сумматора, вход (1+1)-горазряда неуправляемого (й+1)-го разрядного йреобраэователя прямого кода 10в дополнительный, вход которого подсоьдинен к И +1)-й разрядной шине делителя, а управляющий вход первого управляемого (0+1)-разрядного преобразователяпрямого кода в дополнительный связан с 15выходом блока формирования знака част-ного, второй вход (11+2)-го разряда "-госумматора (Р=З,П) соединен с выходом(11+1)-го разрядного ( 1)-го сумматора,второй аход (11+2)-го разряда второго сумматора подсоединен к выходу блока фор-мирования знака частного, второй вход-го разряда первого сумматора (1 с=1,"., И,) подключен к 1 с-ой шине делимого,каждый (и+ с)-ый разряд делителя,251 =и+2, й+,3,.2 И, подключен ко аходумладшего разряда р-го сумматора,Р 2,36, выход йулевого разряданеуправляемого (И+ 1) -разрядного преобразователя иэ прямого кода в дополнительный подсоединен ко входу переноса" первого сумматора, а также тем, что вустройстве неуправляемый преобразовательпрямого кода в дополнитепьный содержитпервый и второй генераторы единицы и 35И элементов НЕ, причем вход -го элемента НЕ =1,., И+1) связан с -ымаходом преобразовагеля, -ый выход неуправляемого преобразователя прямого кода в дополнительно, выходом нулевого 40разряда которого является выход первого генератора единицы, выход второго Генератора единицы является (й+1)-м вы хбдом неуправляемого преобразователяпрямого кода в дополнительный, а также 45тем, что в нем управляющие преобразо ватели содержат (И) сумматоров по модулю 2, первые входы которых объединеныи являются управляющим входом управляемого преобразователя, а вторые аходы яв ляются соответствующими информационнымиаходами преобразователя, а выходы сумматора по модулю 2 являются соответствующими информационными выходамйпреобразователяя. 55На чертеже представлена схема устройства для деления двоичных чисел в частном5одноименными входами второго суммат ра 6 соответственно, со знаковым одноразрядным сумматором 43 и одноразрядными сумматорами 44-46, Инверсный выход 21 знакового полусумматора 38 первого сумматора 5 подключен к первому аходу одноразрядного знакового сумматора 43 второго сумматора 6, управляющему входу первого управляемого преобразователя 3 кодов и ко второму од- О 748410 6 Процесс нахождения искомого вектора при И=З может быть представлен в виде(2) ноименному аходу одноразрядного сумматора 47 младшего разряда второго сумматора 6. Выходы второго сумматора 6, одноразрядных сумматоров 44-47 соединены со вторым одноименным входом третьего 15. сумматора 7 соответственно, со знаковым Одноразрядным сумматором 48 и одноразрядными сумматорами 49-51, Инверсный выход 22 знакового сумматора 43 подключен ко входу второго одноразрядного сум .матора 48 третьего сумматора 7, к управляющему входу второго управляемого преобразователя кодов 4, и ко второму одноименному ьходу одноразрядного сумматора 52 младшего разряда третьего сумматора 7 . Третьи одноименные входы одноразрядных сумматоров 47,52 младших разрядов сумматоров 6 и 7 подключены к (0+2) и (Н) ьходам 12, 13 делимого соответственно. 30Работу предлагаемого устройства поясним на примере определения частного .делимого Ъ и делителя О, предварительно представленных в разрядной форме в виде следующей зависимости; 35 1 где Ь - разрядный вектор, определяемый0+1)на основании зависимости вида6+1)б) ,) (4)Я")- величина, принимающая значения) 2 Ь") о (5)ю ЯИ- модули ве въ 6) " Иэ выражения (1) очевидно, что при ;1 = 1 Ъ " =Ь Я) =2 . Знак частного при этом положителен, если знаки делимого и делителя одинаковы, и отрицателен в противном случае, Поскольку положительный и отрицательный знаки делимого и делителя представляются логическим кулем и единицей соответственно, то знак частного. вычисляется на основанйи выражения,.-Н) ЪНО ЪНЪч ЗИСА Ън ) Для конкретных значений О з 0,75; Ь =046875; Х=0,625 ипи в разрядной формеЪ ).О 11003; )=0 01 11 10 ю , х 0 1013 на основаниивыражений(2),. (3), (4), (5) получимИ)"2) 4=2Ь )=1 оо+и+ Ь:го о. О 1, "-1 4040 1 Ь 1 е =и 010)2) ч Ъ 1. Ь =(оооо 3 Ь =иа 14х .Хч д)Ь = 1 1 О 1031 ЪЮ =(,оомо 3Ь"=ооооо РФХРабота предлагаемого устройства длям з конкретных значений О = 0 110 д,О О 1 11 103, Х =О 1 О 103 рес 45 разрядная матрица, представляющая собой изображение делителя при О=З;- разрядные векторы, представля;- ющие собой раэ рядное изобра- жение неизвестного частного Х и нуля.-х=о (цч1ГдеЬ=ЪнЬ, ЬЬ " Ь 1 - разрядный вектор, представля 40ющий разрядное изображение делимого Йри этом каждый Х вектора х опредеЬ .(ляется по выражениюто есть устройство фактически срабатывает эа один такт.Заявленное устройство дпя деления двоичных чисел обладает по сравнению с известными устройствами таким преимуществом, как высокое быстродействие, определяемое временем переходного процесса. Применение заявленного устройст- ва автономно или в комплексе с ДВМ позволит существенно расширить их функциональные возможности, например, обеспечить решение задач анализа и синтеза сложных динамических объектов управления, например летательных аппа- ратов, в натуральном масштабе времени. Заявляемое устройство является, таким образом, объектом, заменяющим извесь ные устройства дпя деления двоичных чисел, являющееся недостаточно эффективным при необходимости решения подобных задач из-за сра/внитепьно невысокого быстродействия. 1, Устройство дпя деления двоичных чисел, содержащее три параллельных (0+2)-разрядных сумматора и блок формирования знака частного, входы которого подсоединены к шине знака делимого и шине знака делителя, о т л и ч а ю щ е - е с я тем, что, с целью увеличения быстродействия, оно содержит (Ь) параллельных (И+2)-х разрядньк сумматоров, (-1) управляемый и один неуправляемый (0+1)- разрядные преобразователи прямого кода в дбпопнитвпьный, причем выход каждого 1 -го разряда -го сумматора 1= 1,2 ) =1,2 И соединен с первым входом (1+1)-го разряда ( +1)-го сумматора, второй вход (1+1)-го разряда с,-го сум- матора, с=2 И,соединен с соответствующим информационным выходом (1+1) -го разряда Ч-го управляемого (0+1)-разрядного преобразоватвпя прямого кода в дополнительныйинформационный вход которого подсоединен к (1+1)-й разрядной цп- не делителя, а управляющий вход каждого -го управляемого (И+1)-разрядного преобразователя прямого кода в дополнительный, =2,И, соединен с инверсным выходом старшего знакового разряда -го сумматора, вход (1+1)-го разряда неуправляемого (И+1) -раэрядног"з преобразователя прямого кода в дополнительный, вход которого подсоединен к (1+1)-й разрядной шине делителя, а управляющий вход первого управляемого (И+1)-разрядного пре 748410 смотренйого выше примера происходит следующим образом. При подаче делимого00111101 на входы 18, 3 13 и делитвпя 3=10 1103 на входы 19,14-17 на выходе преобразователя кодов 2 повыражению (5) образуется величина Ыб =1. 10 101, в дополнительномкоде поступающая на первый вход перво го сумматора 5, на второй одноименный вход которого поступают значения стар О ших разрядов делимого 3 ЦО 0111 На выходе первого сумматбра 8 по выраению (4) образуется разрядный вектор=0 0011, который поступает на второй одноименный вход второго сумма- И тора (6), на первый вход которого с выходов управляемого преобразователя кода 3 в зависимости от знака вектораО поступает величинао 1 = 1 10 10) . В это же время на выходе 21 знакового 20попусумматора 5 по выражению (3) опре/ депяется старший разряд частного Х=1 Далее на выходе второго сумматора 6 по выражению (4) образуется разрядный вектор 1101, а на выходе 22 25 знакового сумматора 43 второго сумматора 5 по выражению (3) определяетсяследующий разряд частногоЪ = О . Дачлее разрядный вектор ф 11 1013 по- .ступает на вход третьего сумматора 7, наЗОпервый вход которого с выходов управпяемого преобразователя кодов 4 в зависимос-ч , .ти от знака вектора 9 по выражению(5) поступает величина 0 =О 0110в прямом или в дополнительном коде соответственно, на выходе третьего сумматора по выражению (4) образуется векторЪ =0 0000, а на выходе 23 знакового сумматора 48 третьего сумматора 7по выражению (3) определяется младший 4 Оразряд частного который в данном слуФчае равен единице А =1, Таким образом,на выходах 21-23 попучим модуль частского. Знак частногоопределяется по выражению (6) на выходе 20 бпока форми- м , рования знака 1.Применение новых элементов Ипараллельных (И+2) - разрядных суьалаторов, Иуправляемый и один неуправляемый (И+1) разрядных преобразователейкодов, а также организация трех параллельных сумматоров на И+2 разряда и наличие новых связей между элементами выгодно отличает предлагаемое устройство дпя деления двоичных чисел от указанного прототипа, так как в предлагаемом устройстве существенно увеличивается быстродействие; Оно определяется здесь топысо временем переходного процесса,Формула изобретения9 7484 образователя прямого кода и дополнительный связан с выходом блока формирования знака частного, второй вход (0+2)-го разряда Р-го сумматора (Р=З,Ь ) соединен с выходом Ь+ф-го разрядного (г)-го сумматора, второй вход (и+2)-го разряда второго сумматора подсоединен. к выходу блока формирования знака частного, второй вход. Ъ-го разряда первого сумматора Оч 1, И) подключен к К-оВ шине делимо-,о го, каждый (п+ 6) ый разряд шин делителя, ь 1+2 И+3;2 р, подключен ко входу младшего раз яда р-го сумматора, Р 2,3, И, выход нулевого разряда неуправляемого (и+1)-разрядного прв обраэователя прямого кода в дополнитель-ный подсоединен ко входу переноса первого сумматора2. Устройство для деления двоичных чисел по п. 1, о т.л и ч а ю щ е е с я 20 тем, что в нем неуправляемый преобразователь прямого кода в дополнительный содержит первый и второй генераторы еди ницы ииэлвментов НЕ, причем вход ;го элемента НЕ (=11+1) связан с - 2 -йм входом преобразователя,-ый выход неуправляемого преобразователя прямого. кода в дополнительный, выходом нулевого 1010разряда которого является выход первого генератора единицы, а выход второго генератора единицы является (И+1)-м вы,ходом неуправляемого преобразователя прямого кода в дополнительный.3. Устройство для деления двоичных чисел по п, 1, о,т.й"й ч аю щ е е с я тем, что в нем упре;вляюшнв преобраэоватэпи содержат О 1-1) сумматоров по мо;дулю 2, первые входы,которь 1 х обьединены и являются управляющим входом управляемого преобразователя, и вторые входы являются соответствуюшими информационными входами преобразователя, а выходы сумматора по модулю 2 являются соответствующими информационными выхо дами,преобразователя,Источники информации,принятые во внимание при экспертизе- 1. Авторское свидетельство СССРИ 512469, кл. й 06 Г 7/52, 1974.2. Майоров С. А., Новиков Т. И.Принцип организации цифровьх машин, Л,Машиностроение"., 1974, с, 304-307,3. Авторское свидетельство СССРдписно Проектная ИИПИ Заказ 4240/36 Тиражфипиал ППП фПатвнт", г. Ужгород,