Устройство функционального контроля интегральных схем с функцией памяти

О и И с А Н И Е 748 ОЗИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз Советских Социалистических Респубпикисоединением заявки венныИ комитетСССРм изобретениИоткрытиИ суда(53) УДК 821. , 382.2 (088,72) Авторы изобретен И.Самсонов, Е.А.Масло ов и О,Д.Черномашенце в 1) Заяви 4) УСТРОЙСТВО ФУНКЦИОНАЛЬНОГО КОНТРОЛЯ ИНТЕГРАЛЬНЫХ схем с Функцией пАмяти йст ей- мяониро ии оп - про на ис Изобретение относится к электронной промышленности и может быть использовано в контроиьно-измерительном оборудовании для Функционального контроля интегральных схем, в частности больших интегральных схем оперативных запоминающих устройств (БИС ОЭУ).Проверка схем ОЭУ на Функци вание заключается в формирован ределенной кодовой информации г раммы проверки, в передаче ее пытуемую схему и в сравнении ожидаемой выходной информации с реально получаемой.Известны устройства для проверки БИС ОЗУ на функционирование.Одно из известных устройств содер жит схему синхронизации, блок формирования адресов, выполненный в виде счетчика с числом разрядов, равнымколичеству адресных входов контролируемой БИС ОЗУ, три цифроаналоговых преобразователя, соединенныечерез усилители со входами Х,У и Х осциллографа, и предназначено для воспроизведения содержимого ОЗУ или ПЭУ на экране осциллографа в виде поля яркостных точек. Устройство лишь воспроизводит содержимое ОЗУ на экране, но не обеспечивает возможности проверки схем по сложным алгоритмам для выявления быстроде вия,сохранности информации,взаимод ствия и взаимного влияния ячеек па ти испытуемой схемы 1 .Наиболее близким техническим решением к данному изобретению является устройство, которое содержит кон тактное устройство для подключенияиспытуемой схемы, синтезатор частот, выход которого соединен с одним из входов логического блока, другой вход которого подключен к выходу ком 15 паратора адресов, формирователь управляющих сигналов и стробимпульсов, связанный с названным контактным устройтсвом блок формирования адресов, содержащий регистр задания адре Ю са и регистр начального адреса; блокформирования данных, содержащий компаратор данных, регистр данных и регистр хранения инверсной информации, причем блоки формирования адресов и 25 данныхчерез регистры задания адреса и данных соответственно подключены к контактному устройству, вход компаратора данных подключен к выходу регистра хранения инверсной ЗО информации, первый вход которого5 О 15 20 25 30 35 40 50 55 е 0 объединен с первым входом регистраданнцх, а вторые входы названныхрегистров также объединены и подключены к выходу логического блока,связанного с регистром начальногоадреса. Кроме того, с логическимблоком связана внутренняя комбинированная управляющая память, состоящая из ОЗУ, ПЗУ и системы управлениявнутренней памятью. Устройство может-иметь связь с электронно-вычислительной машиной 21Недостатком известного устройства является относительно низкая скорость контроля отдельных ячеек БИСОЗУ, связанная с тем, что при формиронании кодовой последовательности (программы проверки) управлениерегистрами адреса и данных осуществляется непосредственно управляющейпамятью. В результате время контроля каждой ячейки ОЗУ складываетсяиз времени выборки команДы из ЗУуправляющей памяти и времени обработки выбранных команд в логическомблоке, которые составляют соответственно около 40 н 30 наносекунд, т.е.максимальная частота функционального контроля не превышает 15 МГц.Кроме того, наличие ннутренней комбинированной управляющей памяти, состоящей из целого ряда блоков, значительно усложняет устройство,Цель изобретения - повышение частоты контроля и упрощение устройства.Поставленная цель достигаетсятем, что н блок Формирования адресов введены два счетчика, многонходоная схема ИЛИ и две многонходовые схемы И, при этом первые входы счетчиков объединены и подключены к выходу регистра начального адреса, вторые входы также объединены и подключены к выходу синтезатора частот, а третьи входы раздельно соединены с выходами логического блока, выходы разрядов каждого счетчика раздельно соединены со входами компаратора адресов соответствующих многовходовых схем И, и через многовходовую схему ИЛИ, управляемую логическим блоком, - со входами регистра задания адреса а выход каждой схемы И раздельно подключен к логическому блоку. Такое устройство позволяет реализовать практически все широко используемые в настоящее время алгоритмы контроля БИС ОЗУ (галопирование, галопирование по столбцам, галопиронание с восстановлением записи, бегущий 1 Оф,или бегущая1 ф, маркировка, ходьба и др.) при существенном повышении скорости контроля каждой ячейки памяти, а также упростить само устройстно за счет исключения целого ряда блоков. На чертеже представлена блок- схема устройства,Устройство содержит контактное устройство 1 для подключения контролируемой БИС ОЗУ, блоки 2 и 3 форми)-онания адресов и данных контролируемой БИС соответственно, компаратор адресов 4, синтезатор 5 частот, предназначенный для формирования тактовых импульсов с заданным периодом следования, логический блок б, осуществляющий координацию работы узлов устройства, формирователь 7 управляющих сигналов и стробимпульсов, согласующее устройство 8 и ЭВМ 9. Блок 2 формирования адресов предназначен для выбора необходимых ячеек контролируемой схемы, в которые посредстном блока 3 формирования данных заносится контрольная информация. Блок 2 формирования адресов содержит регистр 10 начального адреса, предназначенный для хранения адреса начальной ячейки контроля, счетчики 11 и 12, схемы И 13,14, схему ИЛИ 15 и регистр 16 задания адреса ячейкам памяти контролируемой БИС. Вход регистра 10 начального адреса подключен ко входам синте- . затора частот 5 и логического блока б, а также к выходу согласующего устройства 8. Выход регистра 10 начального адреса подключен к первым входам счетчиков 11 и 12, вторые, синхрониэирующие входы которых объединены и подключены к выходу синте-затора частот 5, третьи, управляющие входы счетчиков 11 и 12, раздельно подключены к выходам логического блока б. Выходы счетчиков 11 и 12 раздельно соединены со входами компаратора адресов 4, схемы ИЛИ 1 и входами схем И 13,14 соответственно, выходы которых соединены с раздельными входами логического блока б. Один из выходов логического блока б подключен к управляющему входу схемы ИЛИ 15, выходы которой соединены со входами регистра 16 задания адреса, подключенного выходами к контактному устройству 1. Блок 3 формирования данных содержит регистр 17 данных, предназначенный для передачи информации на контролируемую БИС, регистр 18, осуществляющий хранение инверсной информации, и компаратор 19 данных, осуществляющий сравнение реально получаемой информации, поступающей с контролируемой БИС с ожидаемой,поступающей с регистра 18. Синхронизирующие входы регистров 17,18 объединены и подключены к синтезатору частот 5 и срнхронизирующему входу регистра 16 задания адреса, нторые входы, управляющие, также объединены и подключены к логическому блоку б. Выход регистра 17 данных подключен к контактному устройству 1, а выходса в счетчики 11 и 12 заносится адрегистр Ра 18 х анения инверсной инес начальной ячейки контроля БИСФормации ди сое инен со входом компа- реи Фо мируется требуемая контрольнаяратора да 19 анных, который связан с и орсю ее ст ойство 8, последовательность, согласно которойамяти контролируемой БИСхсто оннюю связь с ЭВМ 9 в ячейке памят кимеющее двухстороннюОЗУ записьевается информация: илии предназначенная дл приема с ЭВМпро гр аммы рконт оля и распределенияэтом логический блок б формируетее в соответст уюшв ие узлы устройстс нтеэато сигналал разрешения счета одному изва (в логический блок б, синте рон 11 и 12; сигнал разрешениясчетчиков5 частот и регистр напрохождения через схему ИЛИ сигнаадреса), а также для передачи в 0 ла выхода того счетчика, которомуЭВМ 9 результатов контРоля, посту- азрешен счет на вход регистра 16пающих с компаратора 19 данныхф Р задания адреса; сигнал разрешениямирователь 7 управляющих сигналовзаписи данных в выбранные ячейкии стробимпульсов предназначен дляи емой БИС ОЗУ иэ блока 3сигнала тактовой контролируемойформирования из 15 ф иронания данных. Этот сигнал посчастоты, поступающего с выходхо а син- ормирыхо а логического блока 6от и сигнала сопро- тупает с выходатезатора 5 частот, и сигнна объединенные управляющие входывождения (.Запись, поступающегорегистров 17 и 18 блока 3. Занесениес логического блока б, импульса,чальной ячейки контроля веляются пас- адреса начальнопараметры которого определя20 егист 16 задания адреса блока 2портными данными контр рунт оли емой БИСи занесение данных в регистр 17 дани по которому в режиме записи заноб 3 уществляется по поступсится информация в ячейкиленни первого тактового импульса спо связи выхода формирователя 7 свыхода синтезатора 5 частот на вхоустройст ОмРежимесчитывания информации иэ сигналов с ныходон синтезатора 5 частот и лотактоВой частоты и сиг а а гического блока б, поступающим надения Считывание Формирователемвходы формирователя 7 управляющих7 формируется импульс, стробируюшийсигналон и стробимпульсов, последнийприем информации н компаратор 1 фор рует импульс, который подаетсяданных из контактного.устройств с выхода формирователя 7 на контакт -и сравнения этой информации с ожиное устройство 1 с контролируемойдаемой. По связи выхода формироваБИС и по которому в ячейки памятителя 7 со входом компаратора данныхБИС, выбранные посредством блока 219 этоГ сигнал поступает на кои Фор, рова ия адресов записынаетсяратор.Работа устройства заключаетсяра 17 данных блока 3, управляемогов следующем,выходным сигналом логического блокаКонтролируемое БИС ОЗУ помешаетб. По поступлении первого тактовогося в контактное устройство 1. Изльса с выхода синтезатора частотэвм 9 через согласующее устро стн 40 на входы счетчиков 11,12 содержимоев узлы и блоки устройства эаносятсчетчика, которому разрешен счет,ся данные, необходимые для выполнеувеличивается на единицу и тем самымния программы контроля, в занисиподготавливается выбор адресов след ющей ячейки По еер ботке л др часто Мжятс данется эаееесение подготОВлеееногО адрероля, т,е. задается период и частоса следующей ячейки контроля в рета следования тактовых импульсов,гистр 16 задания адреса, занесениев логический блок б - данные в виданных (контрольной информации) ннтрол"ной последов-ельно-и 50сигналов, положении стробимпульсорегинформации н следующую яче ку(последнее передается в Формирона и испытуемой БИС, Таким обРазом,тель 7 управляющих сигналов и стро сь информации происходит до техимпульсов); в РегистР 10 - начальный и ка схема И, связанная с темпор, покадрес е(онтролируемоее ячейки БИС) в 5котороееу разрешен счетблоки режимных источников питанияне вырабатывает сигнал о проведении(на чертеже не показаны) - данные о "е выраконтрольных сигналов и т,д.Р Р кон Ролиз5ок бройства коды информационных частекоманд преобразуются н э тих устройст- товогопрекращает проведение з апнси инфорвах в нео бходимые аналоговые сигнамации, ус танавлиная своим выходнымОманду1л чении кото- . сигналочальной ячейкиро й из регистра 10 начального адреконтроля, При этом ца выходах счетчиков 11 и 12 устанавливается равенство кодов адресов, что фиксируетсякомпаратором 4 адресов. Последнийвырабатывает сигнал, соответствующийокончанию зиписи информации в ячейки памяти контролируемой БИС Этотсигнал поступает в логический блокб, который , в свою очередь, формирует сигнал резрешения считывания.Последний поступает ца вход формирователя 7 управляющих сигналов истробимпульсов, который формируетдля компаратора 19 данных импульс,стробирующий прием информации изконтактного устройства с выхода испытуемой БИС ОЗУ. Контрольная информация из ячейки памяти испйтуемой"БИС сравнивается в компараторе данных 19 сожидаемой, занесенной иэлогического блока б в регистр 18 хра-нения информации, и результат срав Окения передается через согласующее устройство 8 в ЭВМ 9. Контроль ячеек осуществляется в соответствии с конт=рольнойпоследовательностью, которая в режиме считывания информации фор мируется аналогичным образом. Генерирование контрольной последовательности в режиме считывания происходит до тех пор, пока схема И це вырабатывает- сигйал о проведении контроля 30 последней ячейки. По этому сигналу логический блок 6 с приходом тактового импульса синтезатора 5 частотформирует сигнал окончание контроля, по которому устройстВО нОзвращается в исходное состояние.В описанной выше последовательности работает данное устройство при реализации любого иэ перечисленных ранее алгоритмов контроля БИС ОЗУ. Для пояснения работы введенных в устройство блоков и более ясного понимания существенных отличий данного устройства от известного рассмот, рим детально работу устройства при реализации конкретного алгоритма контроля ОЗУ галопирование иногда его называют скачущий 01, скачущая 1)После окончания процесса установки элементов памяти, контролируемой БИС ОЗУ в одинаковое начальное состояние, что фиксируется компаратором адресов 4 происходит следующее. Сигнал с выхода компаратора 4 адресов через логический блок б поступает на входы регистров 17,18, которые изменяют свою информацию с прямой на инверсную, Инфор. - мацйя с регистра 17 посредством формирователя 7 управляющих сигналов и стробимпульсов записывается в ячей ку с начальным адресом (в первуюячейку). Затем логический блок б формирует сигнал разрешения считыванйя"информации. При этом счетчик 11 увеличивает свое содержимое на 65 единицу и тем самым устанавливает адреС второй ячейки контроля, а счетчик 12 сохраняет свое состояние, соответствующее адресу начальной (первой) ячейки контроля. Логический блок б выдает сигнал для многовходочой схем ИЛИ 15, согласно которому последняя разрешает прохождение через регистр адреса 16 на контролируемую БИС адреса второй ячейки контроля с выходов 11 счетчика. Компаратор 19 данных осуществляет сравнение информаций, поступающих из блока б, через регистр 18, и из второй ячейки, контролируемой БИС, тем самым осуществляя ее контроль.ПО окончании считывания информации из второй ячейки блок б запрещает счет счетчикам 11 и 12, разрешает прохождение на контролируемую БИС через схему ИЛИ 15 адреса первой ячейки контроля с выходов счетчика 12. Аналогичным образом контролируется первая ячейка. Затем блок б дает разрешение на увеличение содержимого счетчика 11 на единицу, что соответствует установлению на его выходах третьей ячейки. Процесс считывания таким же образом повторяется с третьей и первой, четвертой и первой и т,д. ячейками до момента, пока на выходах счетчиков 11 и 12 не установится равенство кодов, которое фиксируется компаратором 4 адресов.Содержимое счетчиков 11 и 12 увеличивается на единицу, производится перезапись в первую и вторую ячейки прямой и инверсной информации соот- . ветственно. При этом на выходах счетчиков 11 и 12 устанавливаются адреса третьей и второй ячеек контроля соответственно. Происходит процесс считывания с третьей и второй, четвертой и второй и т.д, ячеек. Процесс формирования алгоритма галопирование происходит до тех пор, пока схемы И 13, 14 не зафиксируют заполнение счетчиков 11, 12, что соответствует установлению на их выходах адреса последней ячейки контроля. Сигналы с выходов схем И 13, 14 поступают в логический блок б, который с приходом тактового импульса с синтезатора частот формирует сигнал окончание контроля. Сравнение данного устройства сизвестным показывает, что оно позволяет значительно повысить частотуконтроля более, чем в два раза) засчет исключения из времени контроля каждой ячейки памяти времени,необходимого для выборки команд изЗУ и ПЗУ комбинированной управляющейпамяти, исключить саму управляющуюпамять, которая состоит из большого числа блоков, и тем самым существенно упростить устройство,9 748303 10 ИИПИ Заказ 4352/11 раж 1019 Подписное формула изобретенияУстройство функционального контроля интегральных схем с функциейпамяти, включающее контактное устройство для подключения испытуемой схемы, синтезатор частот, выход которого соединен с одним из входов логического блока, другой вход которого подключен к выходу компаратораадресов, Формирователь управляющихсигналов и стробнмпульсов, связанный с названным контактным устройством, блок формирования адресов, содержащий регистр задания адреса ирегистр начального адреса, блок фор-.мирования данных, содержащий компаратор данных, регистр данных и регистр хранения. инверсной информации,причем блоки формирования адресови данных через регистры задания адреса и данных соответственно подключены к контактному устройству, входкомпаратора данных подключен к выходу регистра хранения инверснойинформации, первый вход которого.объединен с первым входом регистраданных, а вторые входы названных25регистров также объединены и подключены к выходу логического блока,связанного с регистром начальногоадреса, о т л ич а ю щ е е с я тем,30 что., с целью повышения частоты контроля и упрощения устройства, в блок Формирования адресов введены два счетчика, многовходовая ИЛИ и две ,многовходовые схемы И, при этом пер вые входы счетчиков .объединены и подключены к выходу регистра начального адреса, вторые входы также объединены и подключены к выходу синтезатора частот, а третьи входы раздельно соединены с выходами логического блока, выходы разрядов каждого счетчика раздельно соединены со входами комларатора адресов,соответствующих многовходовых схем Й и через многовходовую схему ИЛИ, управляемую логическим блоком, - со входами регистра задания адреса, а выход; каждой схемы И раздельно подключен к логическому блоку.Источники информации принятые во внимание при экспертизе1. Блекберн. Воспроизведение содержимого ОЗУ и ПЗУ на экране осциллографа. Электроника, 1976, т.49, 91, с. 70-73.2. Данилин Н.Н., Попель Л.И, Установка функционального контроля БИС ОЗУ Элекон Ф-ЗУ, фЭлектронная проьыаленность, 1977, 9 2, с.20-24 (прототип). лиал НПП фПатент,Ужгород,ул,Проектная,