Буферное запоминающее устройство

1ИЗОБРЕТЕНИЯ ОПИСАНИЕ ГОСУДАРСТ 8 ЕННЫЙ, КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(56) 1. Авторское свидетельство СССРВ 809345, кл. 6 11 С 7/00, 1981. 2. Авторское свидетельство СССР У 771717 кл, С 11 С 11/00, 1980(54)(57) БУФЕРНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее блоки памяти, выходы которых являются информационными выходами устройства, информационные входы блоков памяти являются соответствующими входами устройства,одни адресные входы блоков памятиподключены к выходам первой группысчетчика адреса, другие адресныевходы блоков памяти подключены к выходам первого дешифратора, один входкоторого подключен к выходу первогоэлемента НЕ, вход первого элемента НЕявляется первым управляющим входомустройства и подключен к тактовомувходу счетчика адреса, установочныйвход которого является вторым управляющим входом устройства, другие входы первого дешифратора подключены к .,выходам второй группы счтечика адресов, управляющий выход которого подключен к соответствующим входам блоков памяти и является управляющимвыходом устройства, о т л ич а ющ е е с я тем, что, с целью снижения энергопотребления, онр содержит ключи, триггеры, группы элементов И, второй дешифратор и второй элемент НЕ, вход которого подключен к управляющему выходу счетчика адреса, к первым входам элементов И первой группы, кроме первого элемента И данной группы, и к первому входу последнего элемента И второй группы, выход второго элемента НЕ подключен к первому входу первого элемента И первой группы и к первым входам элементов И второй группы, кроме последнего элемента И данной группы, вторые входы элементов И первой и второй групг. подключенык выходам соответственно второго и первого дешифраторов, один вход второго дешифратора подключен к выходу первого элемента НЕ, другие входы второго дешифратора подключены к вы- р ходам первой и второй групп счетчика адреса, выходы элементов И первой группы подключены к одним установочным входам соответствующих триггеров, другие установочные, входы которых подключены к выходам соответствующих алементов И второй группы, тактовые входы триггеров подключены к уста; новочному входу счетчика адреса, выходы триггеров подключены к одним из входов соответствующих ключей, другие входы которых объединены и являются входом питания устройства, выходы ключей подключены к входам питания соответствующих блоков памяти.Изобретение относится к вычислительной технике и может быть использовано в качестве буферного запоминающего устройства в системах сбора и регистрации измерительнойинформа ции,Известно буферное запоминающее устройство, содержащее накопитель, счетчик адреса, регистр адреса, дешифра О тор адреса, регистр числа и блок управления. В этом устройстве процесс записи данных по всем вдресам накопителя и процесс чтения данных по всем адресам накопителя разнесены во 15 времени,что позволяет его использовать для предварительного накопления блока данных и последующего вывода на регистрирующее устройство Я .Недостатком устройства является 20 большое энергопотребление, так как в его составе отсутствуют средства, регулирующие подачу питающего напряжения лишь на те запоминающие элементы накопителя, которые в данный мо мент участвуют в процессе хранения информации.Наиболее близким к изобретению по технической сущности является буферное запоминающее устройство, со- З 0 держащее блоки памяти, выходы которых являются информационными выходами устройства, информационные входы блоков памяти являются соответствующими входами устройства, одни35 адресные входы блоков памяти подключены к выходам первой группы счетчика адреса, другие адресные входы блоков памяти подключены к выходам первого дешифратора, один вход которого подключен к выходу первого элемента НЕ, вход первого элемента НЕ является первым управляющим входом устройства и подключен к тактовому входу счетчика адреса, установочный 45 вход которого является вторым управляющим входом устройства, другие входы первого дешифратора подключены к выходам второй группы. счетчика адреса, управляющий вход которого под 50 ключен к соответств входам блоков памяти и является управляющим выходом устройства 2Недостатком известного устройства также является большое энергопотреб-5 ление.55Цель изобретения " снижение энер- гопотребления устройства. Поставленная цель достигается тем, что буферное запоминающее устройство, содержащее блоки памяти, выходы которых являются информационными выходами устройства, информационные входы блоков памяти являются соответствующими входами устройства, одни адресные входы блоков памяти подключены к выходам первой группы счетчика адреса, другие адресные входы блоков памяти подключены к выходам первого дешифратора, один вход которого подключен к выходу первого элемента НЕ, вход первого элемента НЕ является. первым управляющим входом устройства и подключен к тактовому входу счетчика адреса, установочный вход которого является вторым управляющим входом устройства, другие входы первого дешифратора подключены к выходам второй группы счетчика адреса, управляющий выход которого подключен к соответствующим входам блоков памяти и является управляющим выходом устройства, дополнительно содержит ключи, триггеры, группы элементов И, второй дешифратор и второй элемент НЕ, вход которого подключен к управляющему выходу счетчика адреса, к первым входам элементов И первой группы, кроме первого элемента И данной группы, к первому входу последнего элемен- . та И второй группы, выход второго элемента НЕ подключен к первому входу первого элемента И первой группы и к первым входам элементов И второй группы, кроме последнего элемента И данной группы, вторые входы элементов И первой и второй:.групп подключены к выходам соответственно второго и первого дешифраторов, один вход второго дешифратора подключен к выходу первого элемента НЕ, другие входы второго дешифратора подключены к выходам первой и второй групп счетчика адреса, выходы элементов И первой группы подключены к одним установочным входам соответствующих триг-. геров, другие установочные входы которых подключены к выходам соответствующих элементов И второй группц, тактовые входы. триггеров подключены к установочному входу счетчика адреса, выходы триггеров подключены к одним из входов соответствующих ключей, другие входы которых объединены и являются входом питания устройства, выходы ключей подключенык входам питания соответствующих блоков памяти.1На чертеже изображена структурная схема буферного запоминающего устройства.Буферное запоминающее устройство содержит блоки 1 памяти, входные шины 2 данным, выходные шины 3 данных,счетчик 4 адреса, первый дешифратор 5, первый элемент НЕ 6, ши-ну 7 управления, шину 8 установки, второй дешифратор 9, ключи 10, шину 11 питающего напряжения, триггеры 12, элементы И 13 первой группы,15 элементы И 14 второй группы, второи элемент НЕ 15, выходную шину 16 управления, шину 17 логической "1", шину 18 логического "0".Устройство работает следующим образом.20Перед началом работы сигналом по шине 8 установки счетчик 4 адреса и все триггеры 12, кроме первого, устанавливаются в нулевое состояние. На 25 чальная установка триггеров 12 осуществляется по ц -входам триггеров, которые соединены соответственно с шиной 17 логической "1" и шиной 18 логического "0".Низкий уровень сигнала на выходе последнего разряда счетчика 4 адреса задает режим записи для блоков 1 памяти. Высокий уровень сигнала на выходе первого триггера 12 разрешает прохождение через первый ключ 10 35 питающего напряжения с шины 11 питающего напряжения к первому из блоков 1 памяти. Низкий уровень сигнала на выходах остальных триггеров 12, блокирует прохождение питающего 40 напряжения навсе блоки 1 памяти, начиная с второго.С приходом информационной посылки на шины 2 данных в сопровождении сигнала на шине 7 управления осу ществляется запись данных в первую ячейку первого блока 1 памяти. Задним . фронтом сигнала на шине 7 управления модифицируется содержимое счетчика 4 адреса, .т.е. к его содержимому добав.ляется единица. Запись последующих информационных посылок в буферное запоминающее устройство осуществляется аналогично. После записи в первый блок 1 памяти 8 информационных 55посылок на первом выходе второго дешифратора 9 появляется сигнал, который через открытый второй элемент И 13 первой группы устанавливает второй триггер 12 в единичное состояние. Высокий уровень сигнала на выходе второго триггера 12 подает через второй ключ 10 питающее напряжение на второй блок 1 памяти, Величина и выбирается такой, чтобы выполнялось соотношение1 о - 1где- максимальная частота потахступления сигнала на шине 7 управления,1 - время, необходимое на вклюС.чение блока 1 памяти;"о- количество ячеек блока 1памяти.Аналогично производится включениев работу остальных блоков памяти споследующей записью в них информационных посылок. При этом моментывключения блоков 1 памяти определяются вторым дешифратором 9, сигналы свыходов которого поочередно через открытые элементы И 13 первой Группы,начиная с второго, устанавливают в"единичное" состояние триггеры 12.После заполнения буферного запоминающего устройства на выходе последнего разряда счетчика 4 адреса и навыходной шине 16 управления появляется высокий уровень сигнала, свидетельствующий о том, что запись в буфер-ное запоминающее устройство закончена и устройство готово к выполнениюоперации чтения. При этом на входкода операции блоков 1 памяти подается высокий уровень сигнала, При выполнении операции чтения данных на.шину 7 управления подается запросчтения, который воздействуя через пер"вый элемент НЕ б на первый дешифратор 5, обеспечивает чтение на выходные шины 3 данных информации изпервой ячейки первого блока 1 памяти.По окончании чтения задним фронтомсигнала на шине 7 управления модифицируется содержимое счетчика 4 адреса. Чтение последующих информационных посылок из буферного запоминающего устройства осуществляетсяаналогично. После того как чтениеданных из первого блока 1 памяти закончится и начнется чтение из вто-.рого блока 1 памяти, сигналом на втором выходе первого дешифратора 5через открытый первый элемент И 14второй группы элементов И первый5 1120407 бтриггер 12 устанавливается в "нулевое" ние, что обеспечивает включение всостояние, что, в свою очередь, от- работу первого блока 1 памяти. дляключает питающее напряжение от пер- последующей записи, информации,вого блока 1 памяти. Аналогично, Технико-экономические преимущестпосле того как будет закончено чте ва предлагаемого буферного запоминание информации из последующих блоков ющего устройства заключаются в су 1 памяти, последние отключаются от щественном снижении его энергопотшины 11 питающего Мйпряжения. При ребления, Это достигается тем, чточтении М информацирнных посылок из при работе буферного запоминающегопоследнего .блока 1 памяти на по О устройства, накопитель которого выфФ чследнем выходе второго дешифратора 9 полнен по модульному принципу, питаюпоявляется сигал; который через от- щее напряжение подводится лишь к темаюкрытый первый элемент И 13 первой блокам памяти, которые в данныи могруппы элементов И устанавливает пер- мент участвуют в процессе хранениявый триггер 12 в "единичное" состоя информации,