Логический запоминающий блок

Союз Советснии Социалистических РеспубликОП ИС ИЗОБР К АВТОРСКОМУ 5368(61) Дополнительно 22) Заявле 15.07.75 6 11 С 15/00 присоединением з удврстееиныи кометевето Министров СССРо делам изобретенийи открытий 3) Прио. Петро 71) Заявитель Ленинградский ордена Ленина электротехнический ннстнт нм. В. И. Ульянова (Ленина)(54) ЛОГИЧЕСКИЙ ЗАПОМИНАЮЩИЙ БЛО тьей Изобретени де ментов соединень подключе одам двувходы которы23 зрядгруппы, одш ными шинамПри испких ЗУ ит реализация цнативный и совпадению)Однако щих устроиств при построени информации,вых систем,Известны 2.в логичесуществляекже ассоольэованин этого блока и ассоциативных ЗУ о логических операций, а оиск информации по со ю н из извест гических запоминающих птолнять в от блок не позв е относится к области запоминаю- (ЗУ) и может быть использовано и систем хранения и переработки частности информационно-поискоогические запоминающие блоки 1 блоков содержит двоичньй элемент памяти, адресную и разрядные шины 1) . Этот блок используется при построении логических ЗУ, а также ассоциативных устройств.Однако функциональные возможности этого блока ограничены,Наиболее близким техническим решением к данному изобретению является логический запоминающий блок, содержащий два элемента памяти, выходы первого из которых подключены к одним входам двух элементов И первой группы, друтие входы которых соединены с одной из управляющих шии, а выходы - со входами второго элемента памяти, выходы которого подключены к одним входам двух элементов И второй группы, выходы которых соединены со входами первого элемента памяти, Другие входы элементов И второй группы нем операции сложного ассоциативного поиска, такие как "больше чем", "больше или равно", "меньше чем" и т.д. Это значительно сужает область применения блока.Целью изобретения является расширение области применения логического запоминающего блока.Указанная цель достигается тем, что поедложенный блок содержит дополнительные элементы И, элемент ИЛИ и элемент"Запрет", инверсньй вход которого подключен к одной из управляющих швн и одному входу первого дополнительного элемента И, прямой вход - к адресной шине и другому входу первого дополнительного элемента И, выход которого соединен с другими входами элементов И третьей группы, выход элемента "Запрет" подклю1 О 15 20 25 30 35 50 55 чец к одним входам второго и третьего дополнительных элементов И, другие входы которых подключены к разрядным шинам, а выходы - ко входам второго элемента памяти, выходы которого соединены с одними входами четвертого и пятого дополнительных элементов И. Один вход шестого дополнительного элемента И подключен к адресной шине, другой - к одной из управляющих шин, а выход - к другим входам четвертого и пятого дополнительных элементов И, выходы которых соединены с разрядными шинами. Инверсный выход второго элемента памяти подключен к одному входу седьмого дополнительного элемента И, другой вход которого соединен с одной из управляю. ших шин, а выход - с одним входом элемецта ИЛИ, другой вход которого подключен к прямому выходу первого элемента памяти, а выход - к выходной шине. Прямой выход второго элемента памяти подключен к одному входу восьмого дополнитель. ного элемента И, другой вход которого соединен с одной из управляющих шин, а выход - с одним из входов первого элемента памяти,Это позволяет выполнять операции сложного ассоциативного поиска, что существенно расширяет область применения логического запоминающего блока,На фиг. 1 изображена функциональная схема логического запоминаннцего блока; ца фиг, 2 структурная схема логического ЗУ с использованием логического запомицаюшего блока.Логический запоминающий блок содержит два элемента памяти 1 и 2. Выходы первого элемента 1 подключены к одним иэ входов двух элементов И 3 первой группы, другие входы которых соединены с управляющей шиной 4, служащей для синхронизации. Выходы элемента памяти 2 подключены к одним входам двух элементов И 5 второй группы, другие входы которых соединены с выходами эле. ментов И б третьей группы, одни входы которых соединены с разрядными шинами 7.Один иэ входов первого дополнительного элемента И 8 соединен с управляющей шиной 9 и инверсным входом элемента "Запрет" 10, прямой вход которого и другой вход элемента И 8 соединены с адресной шиной 11. Выход элемента 8 соеди. нен с другими входами элементов И 6, Выход эле. мента "Запрет" 10 подключен к одним входам второго 12 и третьего 13 дополнительных элементов И, другие входы которых подключены к шинам 7, а выходы - ко входам второго элемента памяти 2, выходы которого соединены с одними входами четвертого 14 и пятого 15 дополнительных элементов И. Один вход шестого дополнительного элемента И 1 б подключен к шине 11, другой - к управляющей шине 17, служашей для считывания, а выход - к другим входам элементов И 15 и 14, выходы которых соединены с шинами 7. Инверс.ный выход элемента памяти 2 подключен к одному входу седьмого дополнительного элемента 18, другой вход которого соединен с управляюгцей ши 4ной 19, служащей для сравнения, а выход - с однимвходом элемента ИЛИ 20, другой вход которогоподключен к прямому выходу первого элементапамяти 1, а выход - к выходной шине 21. Прямойвыход элемента памяти 2 подключен к одномувходу восьмого дополнительного элемента И 22,другой вход которого соединен с управляющейшиной 23, а выход - с одним из входов элементапамяти 1.Логическое ЗУ содержит (фиг. 2) управляющиеблоки 24, одни входы которых соединены с настроечными шинами 25,.а другие - с выходамирегистра входного слова 26. Адресные шины логи.ческих запоминающих блоков, образующих накопитель логического ЗУ, подключены к соответ.ствующим выходам регистра адреса 27,Рассмотрим работу логического запоминающего блока при записи и считывании информации,реализации элементарных логических операций, атакже операщй простого и сложного поисков,Управляющие блоки 24 функционируют такжекак и в обычном логическом ЗУ.Запись информации в логический запоминающий блок может производиться как в элементыпамяти 1, так и в элементы памяти 2. В первомслучае устанавливается в единичное состояние соответствующий разряд регистра адреса Й, и подаетсясигнал на управляющую шину 9, Входное ело.во х (х х хп) с разрядных шин 7 записываетсячерез элементы И 5 и 6 в элемент памяти 1. Вовтором случае сигнал на управляющую шину 9 неподается. В результате на выходе элемента "Запрет"10 возникает сигнал, поступающий ца элементы И 12и 13, поэтому входное слово Х с разрядных шин 7записываетсЯ в элемент памяти 2.Для считывания информации в единичное состояние устанавливается соответствуюший разрядрегистра адреса 27, и подается сигнал на шину 17, Врезультате ца выходе элемента И 16 возникает сиг.цал, поступаюгций на элементы И 14 и 5 и инфор.мация с выходов элемента памяти 2 поступает нашины 7, При хранении информации в элементахпамяти 1 подается сигнал на шину 4. В результатеинформация переписывается в элементы памяти 2, апотом производится считывание.Выполнение элементарных логических операций(дизъюнкции, конъюнкции, запрета и дф. в режимезаписи информации в элементы памяти 1 или 2производится так же, как и в известном логическом запоминающем блоке 1) .Реализуя логическую операцию неравнознач.ности или равнозначности между входным словомх (хх 2, хо) и любым словом устройства у ( у , у ). или целым массивом слов,1 12"1 зцможно производить простой поиск информации.Для этого набор сигналов подается ца настроечныешины 25, соответствующий, например, операции не.равнозначности, устанавливаются в единичное со.стояние соответствующие разряды регистра адреса 27 и подается сигнал на управляющую шину 9. В7четвертого и пятого дополнительных элементов И, один вход шестого дополнительного элемента И подключен к адресной шине, другой - к одной из управляющих шин, а выход - к друтим входам четвертого и пятого дополнительных элементов И, выходы которых соединены с разрядными шинами; инверсный выход второго элемента памяти подключен к одному входу седьмого дополнительного элемента И, другой вход которого соединен с одной изуправляннцих шин, а выход - с одним входом элемента ИЛИ, другой вход которого подключен к прямому выходу первого элемента памя. ти, а выход - . к выходнои шине; прямой выход 5536818второго элемента памяти подключен к одному входу восьмого дополнительного элемента И, дру.гой вход, которого соединен с одной из управляющих шин, а выход - с одним иэ входов первого элемента памяти,Источники информации, принятые во вниманиепри экспертизе:1. Прангишвили И.В. и др, "Однородные микро.электронные ассоциативные процессоры", М., "Сов.радио", 1973 г., стр. 280,2. Букреев И.Н., Б,М, Мансуров, Горячев В.И.Микроэлектронные схемы цифровых устройств",М., "Сов. радио", 1975 г. стр. 73 - 78.