Цифровой интегратор

Союз Саеетскик Социалистическил Республик1 йЛбйблиотВн ц,Зависимое от авт. свидетельствавлено 22 Л.1971 ( 1631256/18-24) 061 1/02 с присоединением заявкиКомитет по аелам изобретений и открыти ори Совете Министров СССРиоритет Опубликовано 08 Л.1973, Бюллетень10 Дата опубликования описания 6,И 11.1973 УДК 681.332.64(088,8) Авторызобретения Г, В, Гайдученко, В, А. Платонов, Т. Н, Садовенко и Г. А. Сулин Таганрогский радиотехнический институтЗаявитель ИФРОВОЙ ИНТЕГРАТО Предлагаемый цифровой интегратор отно. сится к цифровым вычислительным устройствам, в которых для вычисления интеграла используются приращения функций,Известны цифровые интеграторы последовательного типа, содержащие сумматоры и регистрьь Однако такие схемы при последовательной обработке каждого разряда функций и приращений имеют большое время интегрирования.Цель предлагаемого изобретения заключается в увеличении быстродействия и точности цифрового интегратора.В предлагаемом цифровом интеграторе эта цель достигается путем использования параллельных регистров и сумматоров, а также тем, что для умножения приращений используются два параллельных сумматора, которые объединяются управляющими сигналами в один сумматор для суммирования и умножения функций.На чертеже представлена блок-схема интегратора.Буферный регистр 1 является регистром, через который происходит обмен информацией цифрового интегратора. Выходы буферного регистра соединены с входами первого регистра множимого 2 для передачи приращений подынтегральной функции, старших разрядов подынтегральной функции и старших разрядов остатка. Выходы буферного регистра 1 также соединены со входами первого регистра множителя 3 для передачи приращений переменной интегрирования. Кроме того, выходы бу ферного регистра соединены со входами второго регистра множимого 4 для передачи приращений подынтегральной функции и младших разрядов остатка. Соединение выходов буферного регистра 1 со входами второго ре гистра множителя б используется для передачи приращений переменной интегрирования..Выходы первого регистра множимого 2 через вентили б умножения первого сумматора 7 соединены со входами промежуточного ре гистра 8 первого сумматора таким образом,что в зависимости от управляющего сигнала, подаваемого с выходов пг младших разрядов второго регистра множителя 5 на управляющие входы вентилей б умножения первого сум матора, число, записанное в первом регистремножимого 2, может быть передано либо в прямом коде, либо в дополнительном коде, либо со сдвигом влево, т. е. умножено на т младших разрядов числа, находящегося во 25 втором регистре множителя б, Аналогично,выходы второго регистра множимого 4 через вентили 9 умножения второго сумматора 10 соединены со входами промежуточного регистра 11 второго сумматора таким образом, что в 30 зависимости от управляющего сигнала, пода 369590ваемого либо с выходов т младших разрядов первого регистра множителя 3, либо с выходов т младших разрядов второго регистра множителя б на управляющие входы вентилей 9 умножения второго сумматора 10, число, записанное во втором регистре множимого 4, может быть передано либо в прямом коде, либо в дополнительном коде, либо со сдвигом влево. Выходы промежуточного регистра 8 первого сумматора 7 соединены со входами первого сумматора, а выходы промежуточного регистра 11 второго сумматора 10 соединены со входами второго сумматора.Первый регистр множителя 3 и второй регистр множителя б являются сдвигающими регистрами, в которых информация может сдвигаться вправо на т разрядов, причем выходы т младших разрядов первого регистра множителя 3 через управляющие вентили сдвига 12 соединены цепью сдвига с т старшими разрядами второго регистра множителя 5, так что эти регистры могут в зависимости от сигналов управления, подаваемых на управляюшие вентили сдвига 12, объединяться в один сдвигающий регистр для умножения числа, находящегося в первом регистре множимого 2, на число, находящееся в объединенном сдвигающем регистре, либо для умножения числа, старшие разряды которого находятся в первом регистре множимого 2, а младшие - во втором регистре множимого 4, на число в объединенном сдвигающем регистре.Выходы первого регистра множителя 3 соединены со входами буферного регистра 1 для выдачи информации из цифрового интегратора. Кроме того, выходы первого регистра множителя 3 соединены со входами второго сумматора 10 для суммирования полноразрядных чисел, Выходы первого регистра множителя 3 соединены со входами второго регистра множителя 5 для передачи чисел.Для промежуточного хранения информации выходы первого сумматора 7 соединены со входами старших разрядов промежуточного регистра 13 (выходы тех же разрядов промежуточного регистра 13 соединены со входами промежуточного регистра 8 первого сумматора 7). Выходы второго сумматора 10 соединены со входами младших разрядов промежуточного регистра 13 (выходы тех же разрядов промежуточного регистра 13 соединены со входами промежуточного регистра 11 второго сумматора 10).Первый сумматор 7 своими выходами соединен со входами первого регистра множимого 2 для того, чтобы старшие разряды полноразрядного числа, находящегося в первом и втором сумматорах 7 и 10, могли быть переданы из первого сумматора 7 в первый регистр множимого 2 для последующего умножения или суммирования. Для этой же цели выходы второго сумматора 10 соединены со входами второго регистра множимого 4.Для сохранения младших разрядов произведения выходы т младших разрядов первого сумматора 7 соединены со входами т старших разрядов первого регистра множителя 3. Для этого же выходы тмладшихразрядов второго сумматора 10 соединены со вхо дами т старших разрядов второго регистрамножителя б.Выходы первого и второго сумматоров соединены со входами буферного регистра 1 для вывода информации из цифрового интеграто ра. Чтобы передать старшие разряды произведения для последуюшего суммирования, выходы второго сумматора 10 соединены со входами первого регистра множимого 2. Выходы т старших разрядов второго сумматора сое динены цепями переноса через управляющиевентили переносов 14 с младшими разрядами первого сумматора 7. Это позволяет объединять в нужное время первый и второй сумматоры в один сумматор.20 Предлагаемый цифровой интегратор можетвыполнить следующий алгоритм численного интегрирования: метод квадратных парабол12 ( )251/г( (: Хз 7 уй( ( + ХйДля реализации метода трапеций1+Овыполняются пункты 4, 5, 6 алгоритма 12).Алгоритм (2) реализуется в цифровом интеграторе в следующей последовательности, Устройством управления, которое на схеме не показано, подается последовательность управляющих сигналов, по которым в буферный регистр 1 из запоминающего устройства поступают приращения 7 ур, и ур), . За . )тем приращение 7 у, передается в первый(Е)регистр множимого 2, а приращение 7 урд, - б 5 во второй регистр множимого 4. После этогои,= 10 15 20 25 30 35 40 45 50 уР уР(1 1) + 7 уР 1 55 60 65 в буферный регистр 1 поступают приращения7 у,у, и 7 у ), откуда приращение 7 у,передается затем в первый регистр множителя3, а приращение 7 у, -- во второй регистрмножителя Б. После этого начинается одновременное умножение приращения 7 у находящегосяв первом регистре множимого 2, на приращение 7 д находящееся во втором регистре множителя 5, и приращения 7 ур находящегося во втором регистре множимого 4,на приращение 7 у находящееся в первом регистре множителя 3.Получение произведенияП - С 7 уР 7 у,происходит следующим образом,В соответствии с кодом, записанным в т младших разрядах второго регистра множителя б, приращение у,+, находящееся в первом регистре множимого 2, через вентили б умножения первого сумматора 7 и промежуточный регистр первого сумматора передается в сумматор прямым или обратным кодом или со сдвигом влево. Затем приращение 7 у находящееся во втором регистре множителя 5, сдвигается на т разрядов вправо, одновременно на т разрядов вправо сдвигается содержимое первого сумматора 7, причем младшие разряды из сумматора записываются в старшие разряды пеового регистра множителя 3.После этого умножения повторяются в течение определенного времени, пока не будет получена величина П,После окончания умножения старшие разряды произведения П располагаются в первом сумматоре 7, а младшие разряды - в первом регистре множителя 3.Аналогично, во втором сумматоре 10 происходит умножение приращения 7 д находящегося во втором регистре множимого 4, на приращение 7 уу+ находящееся в первом регистре множителя 3. После выполнения умножения старшие разряды произведения Пг расположены во втором сумматоре 10, а младшие - во втором регистре множителя Б.Для получения разности Х=П - Пг старшие разряды произведения Пг передаются из второго сумматора 10 в первый регистр множимого 2, а младшие разряды - из второго регистра множителя б во второй регистр множимого 4. Первый и второй сумматоры 7 и 10 подачей управляющих сигналов на управляющие вентили переносов 14 объединяются на один сумматор,Младшие разряды произведения П из первого регистра множителя 3 передаются во второй сумматор 10, затем произведение Пг через вентили б и 9 ум:.ожения первого и второго сумматоров 7 и 10 и промежуточные регистры 8 и 11 первого и второго сумматоров вычитаются в первом и втором сумматорах из произведения ПьДля получения величины разность Х из первого и второго сумматоров переписывается в первый и второй регистры множимого 2 и 4. Одновременно из буферного регистра 1 в первый и второй регистры мно 1жителя 3 и о записывается число в двоич 12ном коде (старшие разряды записываются в первый регистр множителя 3, а младшие - во втопой регистр множителя 5).Через управляющие вентили сдвига 12 по управляющему сигналу первый и второй регистры множителя 3 и 4 объединяются в один сдвигающий регистр. При умножении анализируются т младших1разрядов числа -- , находящиеся во втором12 регистре множителя б. Результат анализа передается на вентили б и 9 умножения первого и второго сумматоров, через которые множимое передается в промежуточные регистры первого и второго сумматоров и затем в первый и второй сумматор. Затем множитель сдвигается в первом и втором регистрах множителя 3 и 5 на пг разрядов. Цикл умножения повторяется определенное время до образования величины Пз. Во время умножения буферный регистр 1 поступает остаток интеграла Ои полученный на предыдущем шаге. После окончания умножения остаток О из буферного регистра 1 поступает во второй регистр множимого 4 и затем через вентили 3 умножения второго сумматора и промежуточный регистр второго сумматора суммируется в объединенном пер,вом и втором сумматоре с величиной П, образуя Х = Пг+О . Результат суммирования записывается из сумматоров в промежуточный регистр 13 для промежуточного хранения,Для образования нового значения подынтегральной функции приращения ау,) и 7 у из запоминающего устройства поступают в буферньш регистр 1, откуда 7 у. засылается во второй регистр множителя 5, а 7 уР - в первый регистр множителя 3. Вслед за этим в буферный регистр 1 записывается у и затем старшие разряды подьн)тегральной функции переписываются в перг:.,ш регистр множимого2, а младшие - во втором регистре множимого 4, откуда функция у , через вентили б и 9 умножения первого и второго сумматоров и промежуточные регистры первого и второго сумматоров суммируется в первом и втором сумматорах с приращением Ъурд выдаваемым на второй сумматор 10 из второго регистра множителя 5. Затем ур, записывается из первого и второго сумматоров в буферный регистр 1 для вывода нового значения подынтегральной функции в запоминающее устройство, а также в первый и второй регистры множимого 2 и 4. Одновременно приращение 7 ур сдвигается в первом регистре множи. теля 3 на один разряд вправо, образуя вели 1чину - 7 У рд,.+ переписывается во втором2регистре множителя 5 для последующего суммирования с ур, . Через вентили б и 9 умножения первого и второго сумматоров и промежуточные регистры первого и второго сумматоров ура, суммируется на первом и втором1сумматорах с приращением - 7 ура нахогдящимся в регистре 5, для образования величины1з щ 2 рф+ ЦПолученная сумма переписывается из первого и второго сумматоров в первый и второй регистры множимого 2 и 4. Одновременно из промежуточного регистра 13 в промежуточные регистры первого и второго сумматоров переписывается величина Хь откуда она переписывается в первый и второй сумматоры 7 и 10.Одновременно с этим в буферный регистр 1 из запоминающего устройства заносится приращение 7 урд,.+,. Из буферного регистра оно пересылается во второй регистр множителя 5.После этого начинается умножение величины Хз, находящейся в первом и втором регистрах множимого 2 и 4, на приращение уде,+ находящееся во втором регистремножителя 5, Так как к этому времени в сумматоре была записана величина Хг, то в результате умножения образуется искомое приращениеlг(ю+ц = Хз 7 уй, + с аили, учитывая выражение (2),1Т 7 А 0 ц Уй, + 7 усг) "7 уцц г, +1+ 7 урв;/Учй; - 7 ур, Ха После окончания умножения приращение 10 интеграла га передается в буферный регистр 1 и далее в запоминающее устройстводля дальнейшего использования.Предмет изобретения15 Цифровой интегратор, содержащий буферный регистр, выходы которого соединены с первым и вторым регистрами множимого и множителя, выход первого пегистра множимого через вентили, вторые входы которых подключены ко втором регистру множителя, связан с промежуточным регистром первого сумматора, первый выход первого регистра множителя соединен с буферным регистром, второй - с управляющими вентилями сдвига, выходы которых через второй регистр множителя подключены ко второму регистру множнмого, а третий - с вентилями, вторые и третьи входы которых связаны со вторыми регистрами множимого и множителя, а выходы - с промежуточным регистром второго сумматора; выход промежуточного регистра пергого сумматора соединен с первым сумматором, выходами подключенным к первым регистрам множимого и множителя, к буферному регистру; выход промежуточного регистра второго сумматора соединен со вторым сумматором, выходами подключенным к буферному регистру, ко вторым регистрам множимого и множителя и к управляющим вентилям пере носов, выходы которых соединены с первымсумматором, отличающийся тем, что, с целью повышения быстродействия, точности вычисления, он содержит дополнительный промежуточный регистр, входами подключенный к пер вому и второму сумматорам, а выходами - кпромежуточным регистрам первого и второго сумматоров; третий и четвертый выходы первого регистра множителя соединены соответственно со вторым сумматором и со вторым 50 регистром множителя, выходы которого связаны с буферным регистром и со вторым сумматором, выходом подключенным к первому регистру множимого,369590 Редактор Е. Семанова Заказ 2440/2 Изд.1258 Тираж 647 ПодписноеЧНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССРМосква, Ж, Раушская наб., д. 4,5 Типография, пр. Сапунова, 2 Составитель В. ОрловаТехред Т. Курилко Корректоры: А, Васильева и Е. Талалаева