Устройство для первичной обработки информации

367426 ОПИСАНИЕ ИЗОБРЕТЕН ИЯ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУСоюз Соотоиз Социалистически УвопуОли. Кл. с присоединением заПриоритетОпубликовано 23.1.1Дата опубликования ки Комитет оо делам изооретоиий и открытий ори Совете Миииетров ССОРУДК 681.3:519,2(08 3 Бюллетеньписания 16.111.197 Авторыизобретения Я, А. Гельфандбейн,В. Н. Соболев Миронов, Ю. С. Поном явител СТРОЙСТВО ДЛЯ ПЕРВИЧНОЙ ОБРАБОТКИ ИНФОРМАЦИИ 2 редлагаеиз возтеля ад- варианостей; на один из рующего атель ранж и рег адреса старших младших Предлагаемое устройство относится к специализированным вычислительным устройствам, предназначеняым для сбора, накопления и первичной обработки информации, получаемой в виде дискретной случайной последовательности.Решение ряда задач распознавания образов, идентификации процессов и динамических характеристик систем требует упорядочения информации в темпе ее поступления и регистрации. Это упорядочение, в частности, может состоять в ранжировании ординат дискретного процеоса в порядке их возрастания или убывания и в подсчете чисел событий, состоящих в появлении ординат регистрируемого процесса по всем установленным ранжированным уровням его динамического диапазона.Известные устройства, применяемые для сбора и первичной обработки информации, осуществляют сбор и накопление, информации без сортировки (ранжировки) ординат регистрируемых процессов.Предлагаемое устройство предназначено для сбора информации, поступающей в виде электрического сигнала аналоговой или дискретной (цифровой) формы, преобразования ее в двоичный код, ранжирования в порядке возрастания (убывания) ординат процесса, подсчета и запоминания чисел событий (частостей), состоящих в появлении ранжированных ординат процесса на всех измеряемых уровнях его динамического диапазона за время регистрации информации, а также отображения информации о вычисленных частотах.5 Для этого устройство содержит блок счетаранжированных частостей, к первому входу которого подключен выход формирователя адреса. Второй вход формирователя соединен с первым выходом блока счета ранжирован- О ных частостей, второй выход, которого связанс входом блока памяти. Второй выход блока соединен с вторым входом блока счета ранжированных частостей. На фиг. 1 показана блок-схема п мого устройства; на фиг. 2 - одна можных схем реализации формирова реса; на фиг. 3 - один из возможных тов блока счета,ранжированяых част О фиг. 4 - блок памяти; на фиг. 5 -возможных вариантов схемы регистри блока. Устройство содержит преобразов формирователь 2 адреса, блок 3 счет 25 рованных частостей, блок 4 памяти стрирующий блок 5. Схема реализации формирователя состоит из блока б формирователей разрядов, блока 7 формирователей О разрядов и вентилей 8 и 9.510 15 20 25 30 35 40 45 50 55 60 65 3В схему блока счета ранжированных частостей входят линия 10 задержки, логическаяячейка И 11, вентиль 12, схема ИЛИ 13,генератор 14 импульсов, линия 15 задержки,вентили 16, 17, линии (8, 19, 20 задержки,счетчик 21, логические ячейки И 22, 23, счетчик 24, схемы И 25, 26, схема ИЛИ 27,вентили 28, 29, формирователь 30 разрешенияи инвертор 31,Выходы блока ранжированных частостей(фиг. 1) подключены соответственно к второму входу формирователя адреса и блоку памяти. Блок памяти представляет собой запоминающее устройство, аналогичное оперативному запоминающему устройству ЦВМ общегоназначения.Блок памяти содержит адресный регистр 32,схему 33 записи, схему 34 чтения, 35 вентилии запоминающее устройство 36, соединенные,например, в соответствии со схемой, представленной на фиг. 4.Выход блока памяти подключен к второмувходу блока счета ранжированных частостейи регистрирующему блоку 5.Регистрирующий блок включает дешифраторы 37, 38 и регистрирующий блок 39.В качестве регистрирующего блока 39 может быть использовано любое известное устройство, осуществляющее нанесение информации, например, на бумажную или магнитнуюленту.Ранжирование ординат регистрируемогопроцесса состоит в том, что динамический диапазон процесса разбивается на 2 п интервалов (уровней), а соответствие ординаты измеряемого процесса -му уровню в каждый издискретных моментов наблюдений фиксируется путем добавления единицы в ячейку 1-го адреса п и квадратной матрицы запоминающегоустройства блока памяти.Таким образом, в каждый дискретный момент времени, соответствующий измерениюочередной ординаты процесса, в блок памятизаносится единица по адресу, соответствующему уровню измеренной ординаты (величиненапряжения измеряемого сигнала в момент отсчета).Работа устройства для первичной обработки информации делится на два этапа; преобразование поступающей информации, ранжировка ординат регистрируемого процесса,подсчет и накопление в блоке памяти частостей ранжированных ординат процесса, считывание накопленной информации и регистрацияее в виде частостей наблюдения ординат установленных и ранжированных уровней.Устройство на первом этапе работает следующим образом.Исследуемый процесс, поступающий на входпреобразователя 1 в виде дискретного (в десятичном или двоичном коде) или непрерывного электрического сигнала, преобразуется впараллельный двоичный код. Полученный навыходе преобразователя сигнал в виде параллельного двоичного кода подается на блоки 4формирователей. При этом старшие разряды кода, представляющие половину разрядной ,сетки преобразователя, поступают в блок 6 формирователей старших разрядов (фиг. 2), а младшие разряды - в блок 7 формирователей младших разрядов, Импульсы напряжений с выходов формирователей через вентили 8 и 9 подаются в адресный регистр 32 (фиг: 4) блока памяти 4.Запоминающее устройство 36 блока памяти представляет собой квадратную матрицу ячеек памяти размером п и, Адрес ячейки характеризуется двумя координатами - номером строки 1 и номером столбца 1, на пересечении которых она находится. При этом в соответствии с состоянием старших разрядов двоичного кода измеренной ординаты процесса. в адресном регистре формируется адрес, определяющий номер столбца 1 ячейки памяти, а по состоянию младших разрядов двоичного кода формируется (координируется) 1 адрес. Таким образом, верхнему предельному возможному значению шкалы измерений соответствует адрес ячейки (и, и) .Синхронизацию работы всех элементов устройства осуществляет блок 3 счета ранжированных частостей. Частота генератора 14 импульсов, входящего в него, составляет величипу, пропорциональную - , где т определяется как время обращения к блоку памяти на первом этапе работы устройства и как время обращения к регистрирующему устройству на втором этапе. Генератор импульсов имеет, кроме того, принудительный запуск от устройства регистрации информации и сигналом синхронизации занесения информации в адресный регистр блока памяти.В момент включения генератор импульсов запускает через вентиль 29 схему гашения адресного регистра и через линию 19 задержки и вентиль 28 синхронизирует занесение информации в адресный регистр блока памяти.11 осле формирования адреса в адресном регистре через схему ИЛИ происходит запуск схемы 34 чтения блока памяти. Информация, считанная из запоминающего устройства блока памяти (в исходном положении содержимое ячеек памяти составляют нули), поступает в счетчик 21, где к содержимому ячейки данного адреса через вентиль 12 и линию 15 задержки добавляется единица. Кроме того, по сигналу с выхода вентиля 12 добавляется единица в счетчик 24, контролирующий количество информации, записанной в ячейки памяти запоминающего устройства, а также через линию 18 задержки запускается схема 33 записи блока памяти.Таким образом, в каждой ячейке памяти, расположенной в запоминающем устройстве по адресам, соответствующим уровням орди нат исследуемого процесса, к моменту окончания регистрации процесса содержится число, соответствующее с точностью до младшего разряда двоичного кода частости появления55 60 65 ординат данного уровня на всем интервале регистрации.Время запаздывания линии 10 задержки выбрано таким образом, чтобы запуск генератора импульсов происходит после записи содержимого счетчика 21 в блок памяти. Через линию 10 задержки по сигналу с выхода схемы ИЛИ 13 запускается генератор импульсов на очередной такт занесения информации в блок памяти. В устройстве для первичной обработки информации предусмотрена возможность автоматического прекращения работы в случае переполнения разрядной сетки блока памяти и по окончании установленного интервала наблюдения процесса. Контроль переполнения контрольной сетки ячеек памяти осуществляется с помощью счетчика 21, в который поступает содержимое ячеек по читаемым адресам запоминающего устройства. В момент переполнения сигнал переполнения через логическую схему ИЛИ 27 и формирователь 30 разрешения поступает на запирание вентилей 28 и 29, прерывающих синхронизацию занесения информации в адресный регистр и его гашение, а также запрещает работу генератора импульсов.Количество анализируемой инфортацитг или интервал наблюдения процесса тсонтролирует счетчик 24, в который перед началом анализа заносят в двоичном обратном коде установленное заранее количество анализируемых ординат. В момент окончания анализа сигнал переполнения поступает с выхода счетчика на второй вход схемы ИЛИ 27 и прекращает процесс заполнения ячеек запоминающего устройства блока памяти. Следовательно, по окончаниии записи измеренные ордицаты исследуемого процесса оказываютсл ранжированными в блоке памяти в порядке их возрастания.Младшему адресу запоминающего устройства блока памяти соответствует при этом минимальное значение ординат процесса, а содержимое каждой ячейки памяти характеризует частость появления соответствутоггтего значения ординаты процесса. На втором этапе работы устройства осуществляется считывание тгатсопленной информации из блока памяти и регистрация ее в виде величин наблюдаемых ординат процесса и частостей их появления на интервале наблюдения.Для выбора участка динамического диапазона исследуемого сигнала необходимо в адресный регистр блока памяти занести адрес соответствующей ячейки.Регистрация информации может при необходимости производится, начиная с установленного адреса, либо в сторону возрастяццл адреса ячеек (увеличеттие ординат протгессат, либо в сторону уменьгпения адреса 1 умецьшение ординат процесса). 5 10 15 20 25 Зо 35 40 45 50 6Для установления обьсма считываемой ипформации в счетчике 24 заносится дополнение от необходимого количества считываемых ординат. В этом случае счетчик работает как сумматор, суммирутощий содержцмос всех лческ памяти, цз которых счцтывяетсл информация.Регистрирующее устроцство зяпускаетсл генератором импульсов. Прц этом первой отображаетсл на носителе ордццата процесса, соответствующая началу рсгцстрцрусмого участка его дггтгяютчсстсого диапазона, а затем фиксируется нулевая информация, что лвляетсл признаком начала регттсттятттттт. После этого рсптстрятор через схема 1 ЛЛ 1 Л 18 запускает генератор импульсов ца очередной такт ц цикл отобрахкснця информации ця носителе повторяется, но прц этом добавляетсл чтение информацттц пз ячсек памяти запоминающего устройства и регистрация цх содержимого.Сигнал с выхода генератора импульсов ня гашение адресного регистра блока памяти, "инхронцзацию затгесеция штформацци в адресный регистр и на запуск схемы записи блока памяти не поступает, так как вентили 12, 28, 29 заперты сигналами с логических схем И П, 2 б, 2 б за счет запрещающих сигналов, поступающих от переключения рода работы, Таким ооразом, запретгтаетсл дооавление единицы в счетчик 21 переполнений и запрещается работа схемы запуска записи блока памяти.Схема 34 чтения блока памяти запускаетсл от генератора импульсов. Кроме того, генератором импульсов через вентиль 1 босуществляется добавление единицы в адресный регистр блока памяти, либо вычитание единицы через вентиль 17. Режим добавления цли вычитания единицы из адресного регистра блока памяти задается переключением разрешающих уровней через логические схемы И 22 и 28.Информация из блока памяти при чтенит поступает в счетчик 24 количества информации, где суммируется с дополнением необходимого количества считываемых ординат. В момент переполнеттия по сигналу со счетчика 24 тголичества ттнформации через схему ИЛИ 27 отключается генератор импульсов, и рсгистрацття с гитьтвяеътотт ттттформацтттт прс- краща ется,Предмет изобретения Устройство для первичной обработки информации, содержащее преобразователь, выход тоторого подтглючен тс первому входу формирователя адреса, тт блок памяти, первый выход которого соединен с входом регцстрируютцего блока, отлицаюигееся тем, что, с пельто расширения области применения устройства, оно содержит блок счета ранжированных частостей, к первому вхОду которого подклю367426 фиг. 2 чен выход формирователя адреса, второй вход которого соединен с первым выходом блока счета ранжированных частостей, второй выход которого подключен к входу блока памяти, второй выход которого соединен с вторым входом блока счета ранжированных частостей,