Устройство кодирования блоков информации

(53) 621.394.14(088. Рутковский В. Обобщенныевязь, 1976,ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ МУ СВИДЕТЕЛЬСТ(54) УСТРОЙСТВО КОДИРОВАНИЯ БЛОКОВФОРМАЦИИ ЯО 302439(57) Изобретение относится к вычислительной технике. Цель изобретения -увеличение объема защищаемой от ошибокинформации. Устр-во содержит три вычислителя 1,2 и 5, коммутатор 3 и блок4 управления, состоящий из счетчика 6,двух эл-тов И-НЕ 7 и 13, четырех злтов И 8,9,10 и 15, эл-та 11 задержкии двух триггеров 12 и 14. Цель достигается введением вычислителя 5, формирующего дополнительный проверочныйсимвол в процессе кодирования информационного символа. Устр-во по п.2 ф-лыотличается выполнением вычислителей2 и 5. 1 з.п. ф-лы, 4 ил.(6) 1 13024Изобретение относится к вычислительной технике и передачи данных и может быть использовано для помехоустойчивого кодирования цифровой информации, представленной в виде блоков из 2 1-разрядных двоичных элементов (1 - натуральное число), например, при защите от ошибок устройств со страничной органиэацией данных.Цель изобретения является увеличе ние объема защищаемой от ошибок информации.На фиг.1 представлена схема устройства кодирования блоков информации; на фиг.2 - вариант выполнения первого 15 вычислителя; на фиг,3 - то же, второго (третьего) вычислителя; на фиг.4 - временная диаграмма работы устройства.Устройство кодирования блоков ин" 20 формации содержит первый и второй вычислители 1 и 2, коммутатор 3, блок 4 управления, третий вычислитель 5, причем блок 4 управления содержит счетчик 6, первый элемент И-НЕ , первый, второй и третий элементы И 8, 9 и 10, элемент 11 задержки, первый триггер 12, второй элемент И-НЕ 13, второй триггер 14, четвертый элемент И 15, а первый вычислитель содержит 30 триггеры 16- 16Второй и третий вычислители 2 и 5 выполнены идентично и содержат первый блок 17 сумматоров по модулю 2, второй блок 18 сумматоров по модулю два и регистр 19.Устройство работает следующим образом.В процессе кодирования устройство осуществляетормирование вектора , 40 (х х е у эу у ) где х информационные элементы, а у; " про. верочные элементы, в соответствии с проверочной матрицей1 1 1 1 1 О О Н = се.с(3. -1 О О 1 Ое ;е сг.е( 1 О О 1 ., (1) где сс - примитивный элемент поля Гау СР (2 г) 50Первый, второй и третий вычислите-. ли 1, 2 и 5 осуществляют формирование соответственно первого, второго и третьего проверочных символов для каждого блока информации, поступающего на информационный вход устройства. В приведенных примерах (фиг.2 и 3) конкретной реализации первого 1, второго 2 и третьего 5 вычислителей разряд 39 2ность символов 1 = 8. Во втором 2 и третьем 5 вычислителях в качестве примитивного многочлена определяющег 8го поле Галуа СР 42 ), выбирают многочлен Р(х) = 1 + х+ ха+ х 4+ хз, Вкле,чение второго блока сумматоров 18 по модулю 2 между 1-4-ми разрядами регистра 19 и цепью его обратной связи призведено в соответствии со значениями коэффициентов этого много- члена.Коммутатор 3 предназначен для передачи на выходы устройства информации с информационного входа устройства или с выходов одного из трех вычислителей, в зависимости от кода адреса, прступающего на адресный вход устройства.Вычисление .проверочных, символову , у. из информационных символов 1 ф йфх , х1 осуществляется в8 - 1предлагаемом устройстве в соответствии со следующими выражениями:-1У =Эх, (2);1=02-1У =) Юх,с (3);1=11:о Первый проверочный символ у представляет собой обычную контрольную сумму,по модулю два всех символов блока йнформацИИ.Вычисления у и у. осуществляютсязс использованием следующей схемы вычисления: При описании работы устройства пре дусматривается, чуо все операции вычисления проверочных символов осуществляются в поле СР (2 ), определяемом многочленом Р (х) степени 1 с коэффициентами из поля СР (2 )йПри этой от источника информации на входы первого, второго и третьего вычислителей 1,2 и 5 и коммутатора 3 поступают параллельно поразрядно символы блока информации (фиг.4 е), на вход синхронизации счетчика 6 подаются тактовые импульсы (фиг.4 а), на вход установки нуля счетчика 6 - сигнал посылки (фиг.4 б), сопровождающий пос 3 13024 тупление всех символов колируемого блока информации. На адресный вход устройства предварительно подается код,соответствующий разрешению на передачу информации через коммутатор 3 на выходы устройства.Кодирование каждого блока информации начинается с установки устройства в исходное состояние, Первый тактовый импульс, который совпадает с 10 сигналом посылки и сигналом с нулевого выхода первого триггера 12 блока 4 управления, поступает на выход второго элемента И-НЕ 13 и устанавливает в нулевое состояние триггеры 16 - 16 1, первого вычислителя 1, регистры 19 второго и третьего вычислителей 2 и 5 и второй триггер 14 блока 4 управления. После этого по заднему фронту этого же тактового импульса первый триггер 12 блока 4 управления устанавливается в единичное состояние и закрывает второй элемент И-НЕ 13.Далее в устройстве осуществляется формирование проверочных символов 25 у , у и у из поступающих информа-.2 зционных символов х, х, ,х .осогласно соотношениям (2), (3) и (4).Период кодирования каждого символа х . составляет четыре тактовых З 01импульса. В блоке 4 управления в течение этого периода вырабатывается на выходе первого элемента И 8 один сигнал управления (фиг.4 д), на выходе второго элемента И 9 два сигнала синхронизации для второго вычислителя 2 (фиг,4 в) и на выходе третьего элемента И 10 три сигнала синхронизации для третьего вычислителя 5 (фиг.4 г). Тактовые импульсы в блоке 4 управления 40 поступают на счетный вход счетчика 6 и через элемент задержки 11, время задержки которого определяется временем переходных процессов в счетчике 6 и задержкой первого элемента И-НЕ 45 7 - на входы второго и третьего элементов И 9 и 10.Первый сигнал синхронизации формируется на выходе второго элемента И 9 при совпадении на его входах сигна ла с выхода элемента 11 задержки,сигнала посылки и сигнала нулевого состояния счетчика 6, Второй сигнал синхронизации формируется на выходе третьего элемента И 10 при совпадении сигнала с выхода элемента 11 задержки, сигнала посылки и единичного сигнала с выхода первого элемента И-НЕ 7, входы которого соединены с прямым39 4 выходом первого разряда и с инверсным выходом второго разряда счетчика 6.Первый сигнал управления формируется на выходе первого элемента И 8 при нулевом состоянии счетчика 6, а второй сигнал управления формируется на выходе четвертого элемента И 15 при нулевом состоянии счетчика 6 и единичном второго триггера 14.Формирование проверочного символа у осуществляется накапливанием в1 триггерах 16 - 16 первого вычислите 8 ля 1 поразрядной суммы по модулю два поступающих на их счетные входы символов кодируемого блока информации. Синхронизация работы триггеров 16 - 16 осуществляется по переднему фронту первого сигнала управления.Формирование проверочного символа у осуществляется во втором вычислий теле 2. Символы кодируемой информации поступают на первые входы первого блока 17 сумматоров. Первый сигнал синхронизации поступает с выхода вто- рого элемента И 9 на вход синхронизации регистра 19 второго вычислителя 2, на вход управления которого поступает второй сигнал управления с выхода четвертого элемента И 15, и определяют режим его работы. При этом низкий уровень сигнала управления задает режим циклического сдвига, а высокий уровень - режим занесения через соответствующие входы регистра 19. Кодирование символа х произвоо дится с учетом наличия в проверочной1 матрице Н (1) вектора столбца 0 что1о о о означает; у = х , у.= О, ух . Условие у = 0 обеспечивается во втором вычислителе 2 запретом занесения символа х в регистр 19. Для этого низкий уровень сигнала с единичного выхода второго триггера 14 запрещает прохождение первого сигнала управления через четвертый элемент И 15 на вход управления второго вычислителя 2. По заднему фронту этого сигнала управления второй триггер 14 устанав" ливается в единичное состояние и открывает четвертый элемент И 15 для прохождения последующих вторых сигналов управления. В течение каждого периода кодирования последующих символов х в ре: гистре 19 по заднему фронту первогомодулю два символов х. с содержимым регистра 19.Кодирование блока информации заканчивается тем, что в блоке 4 управления по заднему фронту сигнала посылки устанавливается в нулевое состояние первый триггер 12, сигнал с выхода которого подготавливает прохождение первого тактового импульса через второй элемент И-НЕ 13 для установки исходного состояния устройства перед началом кодирования следующего блока информации.По окончании периода кодирования последнего информационного символа в первом, втором, третьем вычислителях 1,2 и 5 содержатся соответственно проверочные символы этого блока ут у, у , которые поочередно передайтся через коммутатор 3 на выход устройства при поступлении на адресный вход устройства соответствующих кодов адреса,1. Устройство кодирования блоков информации, содержащее первый и второй вычислители, информационные входы которых объединены с первым информационным входом коммутатора, второй и третий информационные входы которого соединены соответственно с информационными выходами первого и второго вычислителей, а также блок управления, тактовый выход которого соединен с входом синхронизации первого вычислителя, а адресный вход устройства подключен к адресному входу коммутатора, о т л и ч а ю щ е е с я тем, что, с целью увеличения объема защищаемой от ошибок информации, в него введен третий вычислитель, а блок управления выполнен в виде счетчика, первый вход которого соединен с первым входом первого элемента И-НЕ, второй вход которого объединен с первым входом первого элемента И и подключен к второму выходу счетчика, третий выход которого соединен с вторым входом первого элемента И и первым входом второго элемента И, первый вход третьего элемента. И соединен с выходом первого элемента И-НЕ, второй вход объединен с вторым входом второго элемента И и подключен к выходу элемента задержки, выход первого триггера соединен с первым входом второго элемента И-НЕ, выход второго триггера 5 1302439 6импульса первого сигнала синхронизации при низком уровне второго сигналауправления осуществляется циклическийсдвиг вправо на один разряд, во второй, третий и четвертый его разрядызаносятся соответственно значения свыходов второго блока 18 сумматоров,а в остальные Б-разряды - значениясигналов с выходов предыдущих разрядов. Сигналы с выходов второго блока 1 О18 сумматоров представляет собой результат сложения по модулю для значений сигнала в цепи обратной связи,поступающего на первые входы второгоблока 18 сумматоров, и значений сигналов с выходов первого, второго итретьего (3 + 1)-х разрядов регистра19, соответственно поступающих навторые входы второго блока 18 сумматоров. Тем самым за один такт сдвига в 20регистре 19 осуществляется умножениеего содержимого на примитивный элемент поля СГ (2 ) и вычисление перво(-)го слагаемого уиз выражения (5). 2й25 Ф о р м у л а и з о б р е т е н и яЗатем по заднему фронту второго импульса первого сигнала синхронизациипри высоком уровне второго сигналауправления происходит занесение врегистр 19 с выходов первого блока 17 30сумматоров результатов поразрядногосложения по модулю два значения символа хс содержимым всех разрядов1регистра 19.Формирование проверочного символау осуществляется в третьем вычислизтеле 5, синхронизация работы которогоосуществляется по заднему фронту импульсов, поступающих на вход синхронизации регистра 19 с выхода третьего 40элемента И 10. Первые сигналы управления поступают на вход управлениярегистра 19 с выхода первого элементаИ 8 блока 4 управления.В течение каждого периода кодиро, вания символа х при поступлении первых двух импульсов второго сигналасинхронизации и при низком уровнесигнала управления происходит циклический сдвиг содержимого регистра 5019 на два разряда вправо, что обеспечивает умножение его содержимого наэлемент сс в поле СР (2 ) и вычисле 8ние слагаемого у. Затем при-1зпоступлении третьего импульса второго 55сигнала синхронизации и при высокомуровне первого сигнала управленияпроисходит занесение в регистр 19 результата поразрядного сложения по1302439 7соединен с первым входом четвертогоэлемента И, вход установки нуля счетчика соединен с входом установки нуля первого триггера, информационнымвходом первого триггера, вторым входом второго элемента И-НЕ и третьимивходами второго и третьего элементовИ, входы синхронизации счетчика ипервого триггера соединены с третьимвходом второго элемента И-НЕ и входом 10элемента задержки, выход второго элемента И-НЕ соединен с входом установки нуля второго триггера, выход первого элемента И соединен с вторым входом четвертого элемента И и входомсинхронизации второго триггера, приэтом выход второго элемента И-НЕ соединен с входами установки нуля первого, второго и третьего вычислителей,выход первого элемента И соединен свходом синхронизации первого вычислителя и с входом управления третьеговычислителя, выход четвертого элемента И соединен с входом, управления второго вычислителя, выход второго элемента И соединен с входом синхронизации второго вычислителя, выход тре-тьего элемента И соединен с входомсинхронизации третьего вычислителя,.информационный вход третьего вычислителя объединен с информационными входами первого и второго вычислителей,а выход третьего вычислителя подклюяен к четвертому информационному вхору коммутатора,82. Устройство по.п.1, о т л и ч аю щ е е с я тем, что второй и третий вычислители выполнены одинаково и содержат первый и второй блоки сумматоров по модулю два и регистр, причем первые входы первого блока сумматоров по модулю два соединены с соответствующими выходами регистра, а выходы в .с первыми входами соответствующих разрядов регистра, первые входы второго блока сумматоров по модулю два и второй вход первого разряда регистра соединены с выходом 1-го разряда регистра, а вторые входы. второго блока сумматоров по модулю два соединены соответственно с выходами 1-х разрядов регистра, где 7 сс(1 - 1) и принимает значения степеней х примитивного многочлена, определяющего поле Галуа СР (2 ), выходы второго блока сумматоров по модулю два соединены соответственно с вторыми входами (3 + 1)-х разрядов регистра, вторые входы Я-х разрядов регистра, где 8 принимает значения два ,1 за исключением значений 1, соединены с выходами (8 - 1)-х разрядов регистра, входы управления, синхронизации и установки нуля регистра являются соответствующими входами вычислителя, вторые. входы первого блока сумматоров по модулю два являются инфермационными входами вычислителя, а .выход регистра - выходом вычислителя.едакто каз 1225/5 играфическое предприятие, г,ужгород, ул.Проектная,оизводственно 902 арственного зобретений и ва, Ж, Ра Тираж ВНИИПИ Госу по делам 113035, Иос