Сумматор логарифмических кодов

(51)5 (3 ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТПРИ ГКНТ СССР ПИСАНИЕ ИЗОБРЕТЕН У построени рованных шин. Цел функциона полнения гается тем два мульти памяти, бл элемент И вычитания ментов И-И элементы ЛЮЧАЮЩ 14, 32, эле прета и гру ИЛИ 10, 1 скии инст обков СССР981.СССР ЧЕСКИХ КОвычислительльзовано при 4 7 ТОРСКОМУ СВИДЕТЕЛ(57) Изобретение относится кной технике и может быть испо и универсальных и специализицифровых вычислительных маь изобретения - расширение льной возможности эа счет выоперации вычитания, Цель дости, что в устройство, содержащее плексора 9, 13, два блока 17, 18 ок 19 сложения, элемент И 31, СКЛЮЧАЮЩЕЕ ИЛИ 23, блок 8 , элемент ИЛИ-НЕ 24, блок эле- ЛИ 25, введены блок 16 памяти, И 20, 21, 27, три элемента ИСКЕЕ ИЛИ 11, 12, элементы ИЛИ менты НЕ 15, 22, элемент 29 заппа элементов ИСКЛЮЧАЮЩЕЕ ил,1730619 В блоке 8 вычитания формируется разность Р = Х 1 - Х 2, Знак этой разности эдп Р поступает на управляющий вход мультиплексора 9. На выход последнего проходит 1, если 3 дп Р = 0 и Х 2, если здп Р = 1, т.е. а выходе мультиплексора формируется ах(Х 1, Х 2). Разность Р поступает на группу ементов ИСКЛЮЧАЮЩЕЕ ИЛИ 10, на орые входы которых поступает здп Р из лока 8 вычитания. В результате на выходахементов ИСКЛЮЧАЮЩЕЕ ИЛИ 10 форируется разность Р по модулю (предполается, что в блоке 8 вычитание реализуется обратном коде), Элемент ИСКЛЮЧАЮЕЕ ИЛИ 11 пропускает здп Х 2 без изенения, если С = 0 (выполняется перация сложения), или инвертирует его, сли С = 1 (выполняется операция вычитаия). В элементе ИСКЛЮЧАЮЩЕЕ ИЛИ 12 равниваются знаки обоих операндов (пое присвоения знака второму операнду), сли знаки равны, на выходе элемента 12 игнал д, и следует выполнять операцию 3 = Х 1+ Х 2, Если знаки не равны, на выходе емента 12 сигнал "1", и следует выполнять перацию ХЗ = Х 1- Х 2, В мультиплексоре 13 ормируется знак результата, равный знаку ольшего по модулю числа, Модуль разнои Р, сформированный в элементе 10, соержит К 1 целых разрядов и К 2 дробных, К 1 елых разрядов модуля поступают на входыемента ИЛИ 14, на выходе последнего ормируется признак К 1 = О, Этот признак оступает на вход элемента НЕ 15 и на выоде последнего формируется признак К 1 = О, Операция сложения-вычитания выполяется следующим образом.Пусть необходимо вычислить аз =а 2 + а 1, Даны: Х 2 - логарифмический код 2, требуется найти ХЗ - логарифмический од аз.Имеем+о 92(1 + х(Х 1, Х дх (а 1, д 2 Знак пе 21 и значащ ветственно числа эпд Х разряды Х 2 входы 4, 5 икода операц операция сл 1 ф.2) ах(Х 1, Х 2)+о 9 соот- орого на п 1 ах(Х 1, Х 2 плексора 9. Вел тся в блоке пам подключен к вх , Таким образом Велич мульти числяе НЕ 15 памят считается с вьичина о 92(1 ". 2Ряти. Выход элемду выборки бло, блок 16 памяти хода ) выента ка 16 подащие но на яетс Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных машинах при обработке радиолокационных сигналов, решении задач распознавания и т.д.Целью изобретения является расширение функциональных возможностей за счет выполнения операции вычитания,На чертеже приведена функциональная схема устройства.Сумматор содержит вход 1 разряда знака, вход 2 разряда признака и информационный вход 3 разрядов первого операнда сумматора, вход 4 разряда знака, вход 5 разряда признака и информационный вход 6 разрядов второго операнда сумматора, вход 7 кода операции сумматора, блок 8 вычитания, мультиплексор 9, группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 10, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 11 и 12, мультиплексор 13, элемент ИЛИ 14, элемент НЕ 15, блоки памяти 16, 17 и 18, блок 19 сложения, элементы И 20 и 21, элемент НЕ 22, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 23, элемент ИЛИ-НЕ 24, блок 25 элементов ИИЛИ, выход 26 результата устройства, элемент И 27, выход 28 признака переполнения сумматора, элемент 29 запрета, выход 30 знака результата сумматора, элемент И 31, элемент ИЛИ 32, выход 33 признака сумматора,Сумматор логарифмических кодов предназначен для алгебраического сложения-вычитания двух чисел с произвольными знаками, представленными в логарифмических кодах. Логарифмический код некоторого числа а 1. есть Х 1 = од 2 а 1, Так как 0а 1 1, то 0Х 1 - о 92 п, где и - разрядность числа а 1, Логарифмический код Х 1 имеет следующий формат;эдп Е К 1 К 2,где в однобитовом поле эдп записывается знак числа а 1, в однобитовом поле 2 записывается код 1, если а 1=0, в поле К 1, имеющем и разрядов, записывается целая часть о 92 а 1, в поле К 2, имеющем п разрядов, записывается дробная частьо 92 а, Коды К 1, К 2 записываются в обратном коде. При и = 12, К 1 = 4, К 2 = 12 и логарифмический код Х 1 содержит 18 разрядов, Знак о 92 а 1 всегда отрицателен, и поэтому не записывается,рвого числа здп Х 1, его пр ие разряды Х 1 поступают на входы 1, 2 и 3, Знак вт 2, его признак 22 и зна поступают соответствен 6, На вход 7 поступает с ии С. Если С = О, выполн ожения, если С = 1, вычи 5 Х н а эл вт 10 б эл м га в 15 Щ м о е н 20 с сл Е с Х 25 эл о ф б ст 30 д ц эл ф и 35 х н 40 а к 45ключаетсялишь втомслучае, если К 1=0. На адресные входы блока 16 памяти податюся разряды К 2 разности Р, на старший адресный разряд подается истинный знак операции из элемента 12. В блоке памяти 5 записаны коды 1092(1.+ 2 ). Выход элемента ИЛИ 14 подключен к входам выборки блоков 17 и 18 памяти, В результате блоки 17 и 18 памяти подключаются, если К 1 Ф О, Разряды К 1, К 2 разности Р делятся на две части; 10 старшую Р 2 и младшую Р 1. Р 2 разрядов подключены к адресным входам блока 17 памяти. На старший адресный разряд подается знак операции из элемента 12, В блокеР 2 15 17 памяти записаны коды 1 од 2(1 -2 ), поступающие на входы блока 19 сложения, На вторые выходы блока 17 памяти выдается производная (1 од 2(1 + 2 )рр, которая поступает на адресные входы блока 18 памяти. На остальные адресные входы подается Р 1. В блоке 18 памяти формируется их произведение, т,е,Р 2о 92(1 - 2 ) = о 92(1 - 2 ) + (1 од 2 х25х(1 -2 ) Р 1. В блоке 19 сложения формируется значение ХЗ, Если Х 1 = Х 2, то в блоке 8 вычитания формируется машинный ноль (11,1,111) и на выходе элемента И.20 возникает сигнал "1", который, если знак операции, формируемый в элементе 12, равен "1", проходит через элемент И 21, как признак аз = О, На выходе элемента НЕ 22 формируется инверсия этого признака(аз0), В элементе ИСКЛЮЧАЮЩЕЕ ИЛИ 23 формируется сигнал, равный "1", если только одно из чисел а 1, а 2 равно нулю (Е 1 или Е 2 равен нулю). В элементе ИЛИ-НЕ 24 формируется сигнал "1", если оба числа а 1 и а 2 не равны нулю (Е 1 = = Е 2 = 0). Искомый код ХЗ формируется в блоке элементов И-ИЛИ 25, Если оба числа отл ич н ы от нуля (21 = Л 2 = 0) и сумма (или45 разность) чисел отлична от нуля, блок элементов И-ИЛИ 25 пропускает на выход 26 результат, сформированный в блоке 19 сложения. Если одно из чисел равно нулю, блок элементов И-ИЛИ 25 пропускает Фа выход 26 число, выбранное мультиплексором 9. При выполнении операций сложения-вычитания возможно переполнение разрядной сетки. Переполнение имеет место, если Х 1Х 2О, Признак переполнения считывается в блоке 19 сложения (в качестве признака переполнения можно взять инверсию старшего переноса) и через элемент И 27 поступает на выход 28, С помощью элемента 29 запрета формируется знак результата,который поступает на выход 30, В элементе И 31 формируется сигнал 1, если оба операнда равны нулю. В элементе ИЛИ 32 формируется признак ЕЗ. Признак ЕЗ = 1, если при выполнении операции сложения (вычитания) оба операнда равны нулю, или если операнды и действительная операция есть операция вычитания, Признак ЕЗ поступает на выход 33,Рассмотрим работу устройства.Пусть необходимо найти алгебраическую сумму аз= а+ а 2, гдеаР 0 и а 2)0, На входы 1, 2 и 3 поступает логарифмический код числа а 1 (на вход 3 поступает Х 1 = = од 21 а 11), на вход 1 - знак а 1, а на вход 2 его признак Л, Аналогично на входы 6, 4 и 5 поступает логарифмический код второго опеоанда. Так как выполняется операция сложения на входе 7, сигнал ноль и знак а 2 проходит через элемент 11, не меняясь. В блоке 8 вычитания формируется разность Р = Х 1 - Х 2.Пусть аа 2, тогда Х 1Х 2 и РО, Знак разности равен "1" и через мультиплексор 9 пройдет значение Х 2, через мультиплексор 13 пройдетзнака 2,Пустьа 1 О,а 2 О,тогда в элементе ИСКЛЮЧАЮЩЕЕ ИЛИ 12 сформируется признак неравенства знаков. В группе элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 10 сформируется значение разности Р по модулю, В рассматриваемом случае имеемаз = (1 а 21-а 1) или09 2 Ь 09 2 а 2 о 9 2 а 12 =2 - 2с 9 2 а 2 199 2 а 1 109 2 а 2=г (1 - 2 ),откуда ХЗ =Х 2+1 од 2(1-2 ),Пусть для разности Р К 1 Ф О, Тогда блок 16 памяти окажется невыбранным, блоки 17 и 18 памяти - выбранными. В блоке 19 сложения сформируется суммаЯ = Х 2+од 2(1-2 )+(1 од 2(1 -2Р 1= ХЗ,Р 2которая и пройдет на выход 26. Если при тех же условиях выполняется операция вычитания, то аз =ай+ 1 а 21, В элементе ИСКЛЮЧАЮЩЕЕ ИЛИ 11 знак а 2 проинвертируется, В элементе ИСКЛЮЧАЮЩЕЕ ИЛИ 12 сформируется признак равенства знаков. Устройство работает аналогичным образом, но из блока памяти вызываютсяР 2Р 11 о 92(1 + 2 ) и (1 од(1+2 , поэтомуР 2Я .= Х 2 + од 2(1 + 2 - 2 ) + (1 од 2(1 + + 2Р 1= ХЗ.55 Пусть теперь одна из величин, например а 2 равна О. Величины представляются без знака. Блок 8 вычитания имеет два знаковых разряда. На знаковые разряды по первым входам подается код 121, на знаковые разряды по вторым входам подается код 072, Вычитание выполняется в обратном коде, В результате в вычислителе суммируются две величины; по первым входам 121, Х 1; по вторым входам 072, Х 2, Так как в рассматриваемом случае аг = 0 и а 1О, имеем Р = = 11, код Х 1+ 01, 11,1 = 01, некоторый код, т.е. знак разности равен О, На выходы мультиплексора 9 пройдет код Х 1. На выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 23 возникнет код 1 и на выход 26 пройдет код РС 1. Аналогично при а 1 = 0 и аг0 имеемР = 10,000+ ОО, Х 2 = 10некоторый код, т.е, знак разности равен "1". На выходы мультиплексора 9 пройдет код Х 2, и он же пройдет на выход 26. Пусть теперь а = ага, выполняется операция сложения, но знаки а и а 2 противоположны. Тогда Р = 0 и на выходе элемента 20 возникнет сигнал "1", Знаки неравны, потому на выходе элемента 12 также "1", Это приведет к тому, что на выходе элемента И 21 сигнал "1", на выходе элемента НЕ 22 - нуль. В результате на выходе 33 сигнал "1" 123 = 11, на выходах 26, 28 и 30 - нули,Формула изобретения Сумматор логарифмических кодов, содержащий блок вычитания, два мультиплексора, первый и второй блоки памяти, блок сложения, блок элементов И-ИЛИ, элемент ИЛИ-НЕ, первый элемент ИСКЛЮЧАЮЩЕЕ ИЛИ и первый элемент И, причем информационные входы разрядов первого операнда сумматора соединены соответственно с входами разрядов уменьшаемого блока вычитания и первыми информационными входами первого мультиплексора, вторые информационные входы которого соединены соответственно с входами разрядов вычитаемого блока вычитания и информационными входами разрядов второго операнда сумматора, вход разряда признака первого операнда которого соединен с первыми входами первых элементов И и ИСКЛЮЧАЮЩЕЕ ИЛИ и элемента ИЛИНЕ, второй вход которого соединен с вторыми входами первых элементов И и ИСКЛЮЧАЮЩЕЕ ИЛИ и входом разряда признака второго операнда сумматора, выход знака блока вычитания соединен с управляющими входами первого и второго мультиплексоров, выход первого мультиплексора соединен с входом первого слагаемого блока сложения и первым входом 5 10 15 20 25 30 35 40 45 50 первой группы блока элементов И-ИЛИ, второй вход первой группы которого соединен с выходом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, первый и второй выходы первого блока памяти соединены соответственно с входом второго слагаемого блока сложения и первым адресным входом второго блока памяти, выход которого соединен с входом третьего слагаемого блока сложения, выход которого соединен с первым входом второй группы блока элементов И-ИЛИ, второй вход второй группы которого соединен с выходом элемента ИЛИ-НЕ, выход блока элементов И-ИЛИ соединен с выходом результата сумматора, о т л и ч а ющ и й с я тем, что, с целью расширения функциональных возможностей за счет выполнения операции вычитания, в него введены второй и третий элементы ИСКЛЮЧАЮЩЕЕ ИЛИ, второй, третий и четвертый элементы И, два элемента ИЛИ, два элемента НЕ, элемент запрета, группа элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и третий блок памяти, причем выходы разрядов разности блока вычитания соединены соответственно с первыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы и входами второго элемента И, выход которого соединен с первым входом третьего элемента И, выход которого соединен с первым входом первого элемента ИЛИ и входом первого элемента НЕ, выход которого соединен с третьим входом второй группы блока элементов И-ИЛИ и первым входом четвертого элемента И, второй вход которого соединен с выходом элемента ИЛИ-НЕ, а выход - с выходом признака переполнения сумматора, вход знака результата которого соединен с выходом элемента запрета, прямой вход которого соединен с выходом второго мультиплексора, первый информационный вход которого соединен с входом разряда знака первого операнда сумматора и первым входом второго. элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с вторым информационным входом второго мультиплексора и выходом третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, первый и второй входы которого соединены соответственно с входом разряда знака второго операнда и входом кода операции сумматора, входы разряда признака первого и второго операндов которого соединены соответственно с входами старшего разряда уменьшаемого и вычитаемого блока вычитания, выход знака которого соединен с вторыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы, выходы которых соединены с входами второго элемента ИЛИ, адресными входами первого и третьего блоков памяти и вторым адресным1730619 10 10 15 20 25 30 35 40 45 50 Составитель Е.МурзинаТехред М.Моргентал Корректор Н.Ревская Редактор Н.Швыдкая Заказ 1512 Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб 4/5 Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101 входом второго блока памяти, вход выбора которого соединен с входом выборки первого блока памяти, выходом второго элемента ИЛИ и входом второго элемента НЕ, выход которого соединен с входом выборки третьего блока памяти, выход которого соединен с входом второго слагаемого блока сложения, выход первого элемента И соединен с вторым входом первого элемента ИЛИ, выход которого соединен с выходом признака сумматора и инверсным входом элемента запрета, выход второго элемента,ИСКЛЮ ЧАЮЩЕЕ ИЛИ соединен с вторым входомтретьего элемента И и адресными входами старшего разряда первого и третьего блоков памяти.