Формирователь переноса

)5 6 06 Г 7/50 СУДАРСТВЕННЫЙ КОМ ИЗОБРЕТЕНИЯМ И ОТИ ГКНТ СССР ТТИЯМ(71) Научно-исследовательский институт автоматических систем(56) Авторское свидетельство СССР М 1312567. кл. О 06 Г 7/50, 1985.Авторское свидетельство СССР М 1363189, кл. О 06 Р 7/50, 1986.(54) ФОРМИРОВАТЕЛЪ ПЕРЕНОСА (57) Изобретение относится к вычислительной технике и может быть использовано при построении арифметических цифровых устройств на КМДП-транзисторах, в частности многоразрядных параллельных сумматоров-вычитателей и схем сравнения. Цель Изобретение относится к вычислительной технике и может быть использовано при построении арифметических цифровых устройств на КМДП-транзисторах, в частности многоразрядных параллельных сумматоров-вычитателей и схем сравнения.Известен узел формирования переноса в сумматоре, два разряда которого содержат три МДП-транзистора р-типа, три МДП- транзистора и-типа. четыре элемента НЕ, два элемента И - НЕ, два элемента ИЛИ-НЕ.Недостатком такого устройства является невысокое быстродействие в режиме передачи сквозного переноса, вызванное последовательным прохождением сигнала переноса через каждый разряд узла,изобретения - повышение быстродействия. Формирователь переноса содержит в каждом разряде входы первого и второго операндов, вход переноса, выход переноса, первый и второй входы управления, первый и второй выходы управления, элемент И-НЕ, элемент ИЛИ-НЕ, пять МДП-транзисторов р-типа, пять МДП-транзисторов п-типа, шины питания и нулевого потенциала, соединенные между собой функционально. Кроме того, каждый нечетный разряд (считая младший нулевым) содержит два элемента НЕ, соединенных функционально, причем входы переноса младшей пары разрядов соединены с входом начального переноса формирователя, а выход переноса старшего разряда образует выход переноса формирователя, 1 ил., 1 табл. Наиболее близким по технической сущности к предлагаемому является формирователь переноса, содержащий в каждом разряде по три МДП-транзистора р- и и-типа, элемент И - .НЕ, элемент ИЛИ - НЕ.Недостатком такого устройства также является невысокое быстродействие в режиме передачи сквозного переноса, вызванное последовательным прохождением сигнала переноса через каждый разряд формирователя.Цель изобретения - повышение быстродействия.Поставленная цель достигается тем. что в формирователь переноса, каждый разряд которого содержит элемент И-НЕ, элементИЛИ-НЕ, три МДП-транзистора и-типа и три МДП-транзистора р-типа, причем вцход элемента И-НЕ соединен с эатворамл первых МДП-транзисторов и- и р-типа, выход элемента ИЛИ-НЕ соединен с затворами вторых МДП-транзисторов и- и р-типа, истоки первого МДП-транзистора р-типа и второго МДП-транзистора и-типа соединены соответственно с шинами питания и нулевого потенциала формирователя, стоки перво-. го МДП-транзистора р-типа и второго ;МДП-транзистора и-типа образуют вцход ,переноса данного разряда формирователя, ,затворы третьих МДП-транзисторов п- и р,типа соединены с входом переноса данного разряда формирователя, первые и вторые входы элементов ИЛИ - НЕ, И - НЕ данного разряда формирователя соединены с входа;ми соответствующих разрядов первого и второго операндов формирователя, введены дополнительно в каждый разряд первый и второй входы управления и четвертые и пятые МДП-транзисторы и- и р-типа, а каждый нечетный разряд формирователя, считая с младшего нулевого, дополнен первым и вторым инверторами, причем в каждом разряде формирователя истоки ,четвертого и пятого МДП-транзисторов р,типа соединены с шиной. питания формирователя, истоки четвертого и пятого МДП-транзисторов и-типа соединены с , шиной нулевого потенциала формирователя, затворы четвертых МДП-транзисторов и- и р-типа соединены с первь 1 м входом управления данного разряда формирователя, затворы пятых МДП-транзисторов пи р-типа соединены с вторым входом управления данного разряда формирователя, стоки третьего и четвертого МДП-транзисторов р-типа соединены с истоком второго МДП-транзистора р-типа, стоки третьего и пятого МДП-транзисторов и-типа соединены с истоком первого МДП-транзистора п-типа, стоки первого МДП-транзистора п-типа и второго МДП- транзистора р-типа соединены с выходом переноса данного разряда формирователя, сток пятого МДП-транзистора р-типа соединен с истоком третьего МДП-транзистора р-типа, сток четвертого МДП-транзистора и-типа соединен с истоком третьего МДП-транзистора п-типа, выходы элементов И - НЕ, ИЛИ - НЕ образуют соответственно первый и второй выходы управления данного разряда формирователя, которые у каждого четного разряда формирователя, считая с младшего нулевого, соединены соответственно с первым и вторым входами управления соседнего более старшего разряда формирователя, а 5 10 15 20 25 30 35 40 у каждоо нечетного разряда формирователя соединены с входами соответствующих первого и второго инверторов, выходы которцх соединены соответственно с вторым и первым входами управления соседнего более старшего разряда формирователя. выход переноса каждого четного разряда формирователя соединен с входом переноса следующего более старшего четного разряда формирователя, выход переноса каждого нечетного разряда формирователя соединен с входом переноса следующего более старшего нечетного разряда формирователя, у самой младшей пары разрядов формирователя входы переноса соединены с входом начального переноса формирователя, а первь 1 й и второй входы управления самого младшего разряда формирователя соединены соответственно с шинами логической н 1 н и логического "О",На чертеже представлена электрическая функциональная схема предлагаемого устройства.На схеме условно показаны младшие разряды устройства, где каждый разряд 1 содержит входы 2 и 3 первого и второго операндов соответственно, вход 4 переноса и выход 5 переноса, первцй и второй входы 6,7 управления, первый и второй выходы 8,9 управления, элементы И - НЕ 10. ИЛИ - НЕ 11, первый - пятый МДП-транзисторы р-типа 12 - 16 соответственно, первый - пятый МДП-транзисторы и-типа 17 - 21 соответственно, шины 22, 23 питания и нулевого потенциала устройства, а каждый нечетный разряд устройства, считая с младшего нулевого, содержит первый и второй элементы НЕ 24, 25, причем входы переноса младшей парц разрядов устройства соединены с входом 26 его начального переноса. а выход переноса его старшего разряда образует выход 27 переноса устройства.Обозначим прямые значения 1-го разряда первого и второго входных операндов устройства как А 1 и В соответственно, где ) =О,ЗИ.1, й - разрядность входных операндов; прямое значение сигнала переноса, формируемого соответствующим разрядом устройства, как С+1, прямое значение начального переноса устройства - как Свх и прямое значение его выходного переноса - как Соцх.Формирователь переноса работае следующим образом.Будем считать, что уровень логический "1" (н 1 н) соответствует напряжению шины 22 питания формирователя, а уровень логического "О" нОн) - напряжению шины 23 нулевого потенциала формирователя, 170236140 45 50 55 Для удобства выделим два следующих режима работы каждого разряда формирователя: режим генерации собственного переноса; режим передачи сквозного переноса,Разряд формирователя переноса работает в режиме генерации собственного переноса при совпадении сигналов на его входах 2 и 3 разрядов операндов: при этом на его выходах 8,9 управления формируются сигналы "00" или "11" и в случае комбинации "00" открыты первый и второй МДП-транзисторы р-типа 12,13, закрыты первый и второй МДП-транзисторы и-типа 17,18 и на выходе 5 переноса данного разряда формирователя устанавливается уровень логической "1"; в случае комбинации "11", открыты его первый и второй МДП- транзисторы и-типа 17,18, закрыты первый и второй МДП-транзисторы р-типа 12,13 и на выходе 5 переноса данного разряда формирователя устанавливается уровень логического "О".Разряд формирователя работает в режиме передачи сквозного переноса при несовпадении сигналов на его входах 2 и 3 разрядов операндов; при этом на его первом и втором выходах 8,9 управления формируются соответственно уровни логических "1" и "О", первый МДП-транзистор р-типа 12 и второй МДП-транзистор и-типа 18 закрыты, первый МДП-транзистор и-типа 17 и второй МДП-транзистор р-типа 13 открыты, и состояние сигнала на выходе 5 переноса данного разряда формирователя определяется уровнями сигналов на его первом и втором входах 6,7 управления, а также уровнем сигнала на его входе 4 переноса. Так, если на входах 6 и 7 управления данного разряда формирователя установлена комбинация "00", соответствующая режиму генерации собственного переноса соседнего более младшего разряда формирователя, у рассматриваемого разряда формирователя открыты четвертый и пятый МДП-транзисторы р-типа 15,16, закрыты четвертый и пятый МДП-транзисторы и-типа 20,21 и на его выходе 5 переноса устанавливается уровень логической "1", Если на входах б и 7 управления данного разряда формирователя установлена комбинация "11", также соответствующая режиму генерации собственного переноса соседнего более младшего разряда формирователя, у рассматриваемого разряда формирователя открыты четвертый и пятый МДП-транзисторы и-типа 20,21, закрыты четвертый и пятый МДП-транзисторы р-типа 15,16 и на его выходе 5 переноса устанавливается уро 5 10 15 20 25 30 35 вень логического "0". Если же на первом и втором входах 6,7 управления данного разряда формирователя установлены состояния "1" и "0", соответствующие режиму передачи сквозного переноса соседнего более младшего разряда формирователя, у рассматриваемого разряда формирователя четвертый МДП-транзистор р-типа 15 и пятый МДП-транзистор и-типа 21 закрыты, пятый МДП-транзистор р-типа 16 и четвертый МДП-транзистор и-типа 20 открыты, и на выход 5 переноса через третьи МДП-транзисторы р-типа 14 и и-типа 19 передается двоичноинверсное значение сигнала с его входа 4 переноса; сочетание состояний "0" и "1" на первом и втором входах 6,7 управления разрядов формирователя запрещено,Для обеспечения правильности функционирования формирователя у самого млэдшего его разряда первый и второй входы 6,7 управления соединены соответственно с "1" и "0", а входы 4 переноса у самой младшей пары его разрядов - с входом 26 начального переноса,Пусть на вход 26 начального переноса формирователя подается прямое значение сигнала входного переноса, Тогда в режиме передачи сквозного переноса на выходы 5 переноса младшей пары разрядов формирователя передается его двоичноинверсное значение, в режиме генерации собственного переноса "0" на их выходах 5 соответствует комбинации "11" прямых значений сигналов на их входах 2 и 3 операндов, э "1" - комбинации "ОО" этих сигналов,У следующей пары разрядов формирователя в режиме передачи сквозного переноса на их выходы 5 передается прямое значение сигнала (26) начального переноса; в режиме генерации собственного переноса "0" на их выходах 5 соответствует комбинации "00" прямых значений сигналов на их входах 2 и 3 операндов,а "1" - комбинации "11" этих сигналов, и так далее.В таблице отражены возможные состояния на выходах 8 и 9 управления для четных и нечетных пар разрядов формирователя, считая с младшей нулевой.Из таблицы следует, что для четной пары разрядов формирователя состояния выходов 8 и 9 управления могут быть описаны как.Е(в)=А)уВ) = АрВ), Е(д) = А)вВ = А)УВ); для нечетной пары - какЕ (э) = А)ч В) = А)+ В), Е (д) = Ак В) = А ч В); причем(8) = Е(9) и Е (9) = Е(8),Иэ изложенного выше видно, что для каждого разряда формирователя представление входных операндов - двоичноинвер 17 О 2361сное по отношению к предсгавлению сигнала на его входе переноса; внутри каждой пэры разрядов формирователя, считая с младшей нулевой, первый и второй выходь 1 8,9 управленияболее младшего разряда соединены соответственно с первым и вторым входами 6,7 управления более старшего разряда, а при переходе от одной парц разрядов к другой первый и второй вцходы 8 Я управления старшего разряда более младшей пары соединены соответственно через элементы НЕ 24 и 25 с вторцм и первым входами 7,6 управления младшего оазряда более старшей пары; при этом на входах 6 и 7 управления разрядов формирователя запрещенная комбинация "О 1" не возникает, а сигнал с выхода Б переноса данного разряда формирователя поступает на вход 4 переноса не ближайшего соседнего разряда, как у прототипа, а следующего за ним более старшего разряда,Таким образом, в режиме передачи сквозного переноса максимальная задержка распространения сигнала в И-разрядном 25предлагаемом устройстве соответствуетвремени распространения сигнала в Ей+1)/21 последовательно соединенных разрядов формирователя; где ЕХ 1 - целая часть х, что в два раза меньше, чем у прототипа,Формула изобретенияФормирователь переноса, каждый Оазряд которого содержит элемент И - НЕ, элемент ИЛИ-НЕ, первыйвторой и третий МДП-транзисторы и-типа и первый, второй и третий МДП-транзисторы р-типа, причем выход элемента И - НЕ соединен с затворами первого МДП-транзистора и-типа и первого МДП-транзистора р-типа, выход элемента ИЛИ-НЕ соединен с затворами второго МДП-транзистора и-типа и второго МДП-транзистора р-типа, исток первого МДП-транзистора р-типа соединен с шиной питания, а исток второго МДП-транзистора п.типа соединен с шиной нулевого потенциала формирователя, стоки первого МДПтранзистора р-типа и второго МДП-транзистора и-типа соединены с выходом переноса данного разряда формирователя, затворы третьих МДП-транзисторов пи р-типа соединены с входом переноса данного разряда формирователя, первые и вторые входы элементов И-НЕ, ИЛИ-НЕ данного разряда формирователя соединены сооетстенно с вхОдами ероо и втОрого операндов соответствуощего разряда формирователя, О т л и ч а;о щ и й с я тем, что, с целью повцшения быстродействия, в каждый разряд формирователя введены четвертые и пятые МДП-транзисторы п- и р-типа, первый и второй входы управления, первый и второй выходы управления. а в каждый нечетный разряд формирователя, считая младший нулевым, введены первый и второй элементы НЕ, причем в каждом разряде формирователя истоки четвертого и пятого МДП-транзисторов р-типа соединены с шиной питания формирователя, исТОки четвертоГО и пЯтОГО МДП-транзисторов и-типа соединены с шиной нулевого потенциала формирователя, затворы четвертых МДП-транзисторов и- и р-типа соединены с первым входом управления данного разряДа формирователя, затворы пятых МДП- транзисторов и- и р- типа соединены с вторым ВХОдом управления данного разря да формирователя, стоки третьего и четвертого МДП-транзисторов р-типа соединены с истоком второго МДП-транзистора р-типа, стоки третьего и пятого МДП-транзисторов и-типа соединены с истоком первого МДП- транзистора п-типа, стоки первоо МДП- транзистора и-типа и второГО МДП-транзистора р-типа соединены с выходом переноса данного разряда формирователя, сток пягого МДП-транзистора р-типа соединен с истоком третьего МДП-транзистора р-типа, сток четвертого МДП-транзистора и-типа соединен с истоком третьего МДП-транзистора п-типа, выходы элементов И-НЕ, ИЛИ-НЕ соединены соответственно с первым и втооцм выходами управления данного разряда формирователя, которые в каждом четном разряде формирователя., считая с младшего нулевого, соединены соответственно с первым и вторым входами управления смежного старше- ГО разряда, а в каждом нечетном разряде формирователя соединены соответственно с входами первого и второго элементов Н Е, выходц которых соединены соответственно с вторым и первым входами управления смежного старшего разряда формирователя, выход переноса каждсго четного разряда формирователя соединен с входом переноса следующего старшего четного разряда формирователя, выход переноса каждого нечетного разряда фоомирователя соединен с входом пеоеноса следующего старшего нечетного разряда формирователя, вход переноса нулевого разряда соединен .с входом начального переноса формирователя, первый и второй входы управления нулевого разряда формирователя соединены соответственно с шинами лоГФческой 1 и лоГического ац 1Подписноем и открытиям при ГК ательский комбинат "Патент", г. Ужгород, ул.Гагарина, 10 Производстве Тиражударственного комитета по изобретения 113035, Москва, Ж, Раушская наб 4 4 ч8 у Р.Ф Я.У