Многоканальное резервированное запоминающее устройство

(19 29/00 51)5 ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР ИСАНИЕ ИЗОБРЕ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(56) Авторское свидетельство СССР М 1451780, кл, 6 11 С 29/00, 1986.Авторское свидетельство СССР М 1228697, кл, 6 11 С 29/00, 1984, (54) МНОГОКАНАЛЬНОЕ РЕЗЕРВИРОВАННОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО (57) Изобретение относится к вычислительной технике и предназначено для использования в устройствах повышенной надежности, в частности для запоминающих устройств специализированных вычислительных машин, Целью изобретения является повышение надежности устройства. Каждый канал многоканального резервированного запоминающего устройства содержит накопитель 1, блок 4 сравнения, блок 8 управления, коммутатор 13, первую 14 и вторую 17 группы сумматоров по модулю два, регистр 15 и группу элементов И 16, Изобретение позволяет повысить надежность устройства за счет введения раздельного резервирования на уровне одного бита. При отказе накопителя одного канала в устройстве осуществляется восстановление отказавших разрядов за счет сравнения с информацией исправного канала. Если отказавшие разряды появляются в нескольких каналах, то их восстановление осуществляется за счет введения временной избыточности и дополнительной операции сравнения с модифицированной информацией. 2 таблЗ ил,5 10 15 20 25 30 40 50 55 Изобретение относится к вычислительной технике и предназначено для использования в устройствах повышеннойнадежности, в частности для запоминающих устройств специализированных вычислительных машин,Цель изобретения - повышение надежности устройства,На фиг, 1 представлена структурная схема одного канала многоканального резервированного запоминающего устройства; нафиг. 2 - структурная съема трехканальногорезервированного запоминающего устройства; на фиг. 3 - схема блока управления,Каждый канал многоканального резервированного запоминающего устройствасодержит накопитель 1, входы которого являются информационными входами 2 канала, а,выходы 3 накопителя 1 соединены свходами первой группы блока 4 сравнения,состоящего из группы сумматоров 5 по модулю два и элементов ИЛ И 6, а входы второйгруппы являются входами 7 блока 4 сравненияблок 8 управления, соединенный с выходами 9 и 10 и с входами 11 и 12 канала,коммутатор 13, первую группу сумматоров14 по модулю два, регистр 15, группу элементов И 16, вторую группу сумматоров 17по модулю два, выходы 18 которых являютсяинформационными выходами канала. Выходы 19 коммутатора 13 являются выходамиканала, вход 20 блока 8 управления являетсяуправляющим входом канала, а выход 21 блока 8управления является управляющим выходом.Резервированное трехканальное эапоминающее устройство (фиг. 2) имеет кольцевую структуру, причем выходы 19 каждогоканала соединены с входами 7 последующего канала (отсчет ведется по направлению движения часовой стрелки), Выходы 9и 10 каждого канала соединены соответственно с входом 12 предыдущего и входом 11последующего канала.Блок 8 управления, который соединен суправляющим входом 20 канала и с последующим выходом 21 (фиг. 3), состоит из дешифратора 22, элемента И 23, элемента .четырехвходовое ИЛИ 24, триггера 25, первого элемента 26 задержки и второго эле- .мента 27 задержки, первого элемента ИЛИ28, мажоритарного элемента 29 и второгоэлемента ИЛИ 30.Резервированное запоминающее устройство работает следующим образом,На входы 2 каждого канала поступаетинформация от соответствующего каналарезервированной ЦВМ. С выходов 3 накопителя 1 каждого канала информация поступает на блок 4 сравнения и черезкоммутатор 13 поступает на вход 7 блока сравнения последующего канала. На вход 7 блока 4 сравнения одноименного канала поступает информация с выходов 19 предыдущего канала. Если во всех каналах информация одинакова, то на выходе блока 4 сравнения каждого канала, установится уровень "Лог,О". При этом на входах регистра 15 и на входах элемента И 16 также установятся уровни "Лог.О".Сигналы С, Сь С+1 на входах блока управления каждого канала будут иметь уровень "Лог,О", что соответствует выходному набору 1 (табл. 1), При этом блок 8 управления сохранит сигнал 01 равным "Лог,1" и сигнал 02 равным "Лог,О", Таким образом,. после прихода управляющего сигнала, что соответствует установлению "Лог,О" на входе 20 устройства, записи в регистр 15 непроизойдет икоммутатор 13 останется в исходном состоянии. Через время задержки г 1 будет сформирован выходной управляющий сигнал в виде установки уровня "Лог,О" на выходе 21 устройства, Этот сигнал сопровождает информацию на выходе 18, которая пройдет через группу сумматоров по модулю два 17 без изменений.Аналогичные действия в исправном канале производятся при входном наборе 2 и 3 (табл. 1), что соответствует возникновению ошибки в одном из соседних каналов. Привозникновении ошибки в накопителе одноименного канала на входах дешифратора 22 блока 8,управления данного канала будет сформирован набор 4 (табл, 1). При этомчерез время задержки т будет выдан сигнал 02 в виде импульса положительной по- лярности, который снимается после снятия входного управляющего сигнала, По сигналу 02 в регистр 15 канала будет занесен кодс "Лог,1" в позициях отказавших разрядовЭтот же код присутствует на выходах элемента И 16 и поступает на первые входыгруппы сумматоров 17 по модулю два, В результате на информационном выходе 18канала произойдет инверсия тех разрядов, которые отличались от разрядов исправногопредыдущего канала, Таким образом, в момент выдачи выходного управляющего сигнала на выходах 18 присутствует восстановленная информация,При возникновении ошибок в накопителях двух или трех каналов несравнение информации произойдет во всех блоках 4 сравнения, поэтому на входах С 1-1, Сь Сн.1блока 8 управления в каждом канале присутствуют все "Лог.1", Выходы дешифратора 22 установятся в состояние,соответствующее набору 5 (табл. 1). При этом через время задержки т 1 регистр 251640744 30 35 группы блока сравнения последующего канала, входы второй группы блока сравнения соединены с выходами коммутатора предыду щего канала, вход синхронизации блокауправления является управляющим входом 45 ходе 3 дешифратора 22, а на выходе 02 сформируется сигнал записи в регистр 15. Уровень "Лог,1" на инверсном выходе триггера 25 заблокирует преждевременную выдачу выходного управляющего сигнала при дальнейших переключениях. Информация с выхода 3 накопителя 1 проходит через группу сумматоров 14 по модулю два, где проинвертируются те разряды, которые не сравнились в блоке 4 сравнения, и поступает на входы коммутатора 13. Через время задержки г 1 + 2 на выходе 01 формируется уровень "Лог.0", по которому переключается коммутатор 13, и с его выхода на блок 4 сравнения последующего канала поступает модифицированная информация. На вход блока 4 сравнения одноименного канала также. поступает модифицированная информация из предыдущего канала. В результате повторного сравнения ее с информацией канала на входах элемента И 16 будет сформирован код с единицами в несравненных разрядах. На выходах элемента И 16 установятся "Лог.1" в тех разрядах, которые не сравнились. и при первом и при повторном сравнении. Полученная маска, поступивна первые входы групп сумматоров 17 по модулю два, вызовет инверсию соответствующих разрядов на выходе 18. Таким образом, произойдет восстановление информации по принципу "два из трех". Состояния входов и выходов блоков каналов на примере 4-разрядного слова приведены в табл. 2.Технико-экономические преимущества предлагаемого устройства заключаются в увеличении времени безотказной работы устройства за счет уменьшения масштаба резервирования накопителя запоминающего устройства до уровня одного бита. Формула изобретенияМногоканальное резервированное запоминающее устройство, содержащее в каждом канале накопитель, блок сравнения, блок управления, коммутатор, информационные входы первой группы которого сое 5 10 15 20 25 динены с выходами накопителя и с входами" первой группы блока сравнения, выход которого соединен с вторым входом задания режима блока управления последующего канала, с третьим входом задания режима блока управления последующего канала и с первым входом задания режима блока управления данного канала, второй и третий входы задания режима которого соединены с выходами блоков сравнения предь 1 ущего и последующего каналов соответственно, первый выход блока управления соединен с управляющим входом коммутатора, входы накопителя являются информационными входами данного канала устройства, о т л ича ющееся тем, что,с целью повышени надежности устройства, в каждый его канва введены группа элементов И, первая и вто. рая группы сумматоров по модулю два, регистр, входы которого соединены выходами блока сравнения и с входами первой группы элементов И группы, входы второй группы которых соединены с выходами регистра и с входами первой группы сумматоров по модулю два первой группы, входы второй группы которых соединены с выходами накопителя и с входами второй группы сумматоров по модулю два второй группы, входы первой группы которых соединены с выходами элементов И группы, выходы сумматоров по модулю два второй группы являются информационными выходами канала, выходы сумматоров по модулю два первой группы соединены с информационными входами второй группы коммутатора, выходы которого соединены с входами второй данного канала устройства и соединен с установочным входом регистра, вход синхронизации которого соединен с вторым выходом блока управления, третий выход которого является управляющим выходом данного канала устройства.