Цифровой фазометр

(5 тяо СССО, 981 ет изме ,нумя пе Изобоетение отнр ся к техникеет быть исия фазовогоиодическими ои ча блока фазовых измерени гольэовано для и сдвига между дву сигналами с фикс и является усове мож меренкоторого вычислен я и нои частотоп вованием изоб ан причем пе ршенст в 1 8 ения я атора ретения по авт. сЦелью изобретение поиехозащра,34592,вляется ыход- к ий вхо гщенности фазомет ядно ходовключены ым вых а выход од его выходо аэомеядных ходов кот преобразов (и+1)-й вх разрядного ГОСУДАРСТ 8 ЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЬГГИЯПРИ ГКНТ СССР К А ВТОРСМОМУ СВИДЕТЕЛЬСТ(57) Изобретение позвсрить фазовый сдвиг между На чертеже представлена функциональная схема цифрового фаэометра.Фазометр состоит из датчиков 1 и 2 прямоугольных напряжений, преобразователя 3 фаза - код, блока 4 усред-нения, блока 5 вычисления целой части разности фаэ, состоящего из параллельного и-разрядного регистра 6 памя ги, пар аллел нного п-разрядного сумматора 7 и одноразрядного сумматора 8. Выходы датчиков 1 и 2 прямоугольных напряжений соединены с входами преобразователя 3 фаза - код,выходы которого соединены с соответствующими и входами блока 5 вычисления риодическими сигналала 1 с фиксированной частотой и повг 1 енными помехами, Указанная цель достигаетсятем, что в цифровой фазометр дополнитсльнс введена схема слежения эавели:.ной максимальной ошибки,чтообеспечивает сравнение каждого измерения с первым и сравнение разницымежду ними с заданной величиной.Канал, измеряющий разность фаз,сдновремечно возможно использовать в качестве обнаружителя. 1 ил,ти разности фаз и с п вхсда - 4 усреднения, (и+1)-й вход подключен к выходу блока 5 я целой части разности фаэ, рвый вход одноразрядного сумподключен к прямому выходу яда регистра 6 памяти, второй выходу и-го разряда, а трек вЫходу переноса и-разумматора 7. Первые из п разрядного сумматора 7 подсоответствующим и инверсам регистра б памяти, вторые з и входов сумматора 7 соединены с оответствующими п входами регистра памяти и являются входами блока 5 ычисления целой части разности фаз, разрядного сумматора 8 содержит также два (и+1)- егистра 9 и 10 памяти, и рых соединены с выходами теля 3 фаза - код, а соединен с вь 1 ходом одноумматора 8, а также со 1626186держит два сумматора 11 и 12, управляемый инвертор 13, элемент 14 сравнения кодов, три инвертора 15-17,элемент И 18, элемент ИЛИ 19, дваР-триггера 20 и 21, блок 22 индикации и задатчик 23 кода В. Прямые выходы регистра 9 и инверсные выходырегистра 10 соединены с соответствующими (и+1)-ми входами сумматора11, причем выходы сумматора 11 соединены с соответствующими входамиуправляемого инвертора, а выход переноса сумматора 11 через инвертор 15соединен с входами управляемого инвертора 13 и входом переноса сумматора 12, (и+1) выходов управляемогоинвертора 13 соединены с соответствующими (и+1) входами сумматора 12,(и+1) выходов сумматора 12 соединены с соответс гвующими (и+1) входамиА элемента 14 сравнения, а входы Вэлемента 14 сравнения соединены сзддатчиком 23 кода В (пороговое значение кода). Выход А ) В элемента 14 25сравнения соединен с входом Р-триггера 20, а вход управления последнего соединен с входом управленияР-триггера 21 и выходом инвертора6, причем выход Р-триггера 20 соединен с входом инвертора 17 и входомэлемента ИЛИ 19. Выход инвертора 17соединен с входом установки в "1"(вход Я) Р-триггера 21. Выход последнего соединен с одним из входов элемента И 18, выход которого соединенс входом управления регистров 9 и 6.Второй вход элемента И 18 соединенс входом управления регистра 10, свходом инверторд 16 и входом управления преобразователя 3 фаза - код,Вход Р-триггера 21 соединен с корпусом фазометра, Вход К Р-триггера 21соединен с источником питания микросхем. Входы К и 8 Р-триггера 20также соединены с источником пита -ния микросхем.Цифровой фаэомегр работает следующим образом.Через элемент ИЛИ 19 импульс начала обработки (ИНО) поступает навход, сброса (вход К) регистров 6,9 и 10 и на вход сброса преобразователя 3 фаза - код. Па окончднии импульса фазометр г тов к обработкеинформации.На датчики 1,2 прямоугольных напряжений поступдюг снгндлы, разностьфаз между которыми необходимо измерить. С выходов датчиков 1 и 2 прямоугольных напряжений сигналы поступают на входы преобразователя 3 фаза - код, где разность фаз преобразуется во временной интервал. Интервал заполняется импульсами генератора квантующей частоты, а количество импульсов подсчитывается счетчиком и в виде двоичного параллельного кода имеется на выходе преобразователя 3 фаза - код. Таким образом измеряется дробная часть разности фаз.С выхода преобразователя 3 Фаэа - код коды, соответствующие измеренным разностям фаз, поступают на входы блока 4 усреднения и входы блока 5 вычисления целой части разности фаз. В зависимости от значений кодов,соответствующих первому измерению или каждому последующему, с выхода блока 5 вычисления целой части разности фаз на вход (и+1)-го разряда блока 4 усреднения поступает сигнал либо логического нуля, либо единицы. Логическая единица соответствует прибавлению к измеренному значению разности фаз 360 . Это необходимо для вью рдвнивания перескока 0-360 при усреднении значений разности фаз.Информация с блока 5 вычисления целой части обновляется при подаче тактовых импульсов (ТИ). Всего их может быть четыре (при усреднении по четырем замерам). Время прихода тактовых импульсов жестко связано с импульсом ИНО, а между собой они следуют через время, равное 4 Т (где Т - период повторения частоты, поступающей на входы датчиков 1 и 2). Бремя 4 Т выбрано ввиду того, что полоса пропускания предыдущего радиотехнического тракта имеет полосу пропугкдния,обеспечивающую за время 4 Т с пбую корреляционную связь.В блоке 4 усреднения последовательно складываются четыр значения разности фаз,В блоке 5 вычисления попой части разности фаз двоичный и-разрядный параллельный код, соответствующий первой измеренной преобразователем 3 фаза - код разности фдз, поступает на соответствующие и входов параллельного регистра 6 памяти, запоминается в нем и одновременно поступает на одни из п входов и в разрядного параллельного сумматора 7, Проинвентированный код с и инверсных6186 мяти5 1 о 2 выходов регистра 6 памяти поступает соответственно на другие входы параллельного сумматора 7. При сложении прямого и инверсного кодов на выходе п-го разряда сумматора 7 появляется сигнал соотьетствующий логической единице, а на выходе переноса сигнал, соответствующий логическому нулю, Эти значения кодов поступают на два входа одноразрядного сумматора 8, на третий его вход поступает сигнал с. прямого выхода и-го разряда регистра 6 г.амяти, В сумматоре 8 происходит сложение по модулю два. С его выхода после первого измерения разности Фаэ поступает сигнал, соответствующий инвертированному зна чению и-го разряда регистра 6 паСледовательно, если измеренная разность Фаз 0 ЛСЬ 180 , то О,= 1, если 360)ЬЦ)180, то, = О. Это соответствует тому, что в блок 4 усреднения поступает код, соответствующий разности Фазо о оЬЯ+360, если 0Л 1. 180оЩ, если 180 ф(360 После измерения следующих зн ачений разности Фаз соответствующие коды поступают на один иэ входов сумматора 7, на другие входы поступает инверсный код первого измерения с регистра 6 памяти. Таким образом определяется разность между значениями разностей Фаз первого и последующих измерений. Если разность не превышает 180 , то с выхода одноразрядного сумматора 8 снимается сигнал,соответствуюший инверсному значению и-го разряда кода, соответствующего первому измерению разности фаз, записанному в регистр 6 памя" ти еЕсли разность превышает 180 , то сйимается сигнал, соответствующий значению и-го разряда регистра 6 памяти. Таким образом, блок 5 вычисления целой .асти разности Фаз производит при необходимости добавление к измеренному значению разности Фазо360 и тем самым исключается перескок 0 -360Двоичный ариФметический и-разрядный код с выхода преобразователя 3 Фаза - код и (и+1)-й разряд с выхода одноразрядного сумматора 8 поступают на соответствующие и+ входов парал 1 О 5 20 25 ЗО 35 40 45 50 55 лельных регистров 9 и 1 П. В ре п тр9 запи ынается поляк псрво . пп,енпокода, иэл 1 еренное прообраз втел, 1 3Фаза - код по приходу на вход управления первого тактового импупьса.Этимже тактовым импульсом производится запись значения этого же код в регистр 1 О, Прямо 1 код с регистра 9 иинверсный код с регистра О подают счна соответствующие входы сумматора11. На последнем, таким образом,находится разность между двумя эаписаннь.лси числами в реги"тре 9 и в регистре 1 О. С выходов сумматора 11число (выраженнс 1 е двоичным параллельным кодом) подается на управляемыйинвертор. Б зависимости от тогс,какое число больше: число в регистри число в регистре 10, на выходепереноса сумматора появляется л,гическая единица или логический нуль.Этот сигнал через инвертор 15 подает .я на вход управления управляемого инвертора 13 и на вход переносасумматора 12. Иа выходе последнегопоявляется код, равный модулю разности кодов, записанных в регистрах9 и 10, Это значение модуля разности подается на входы А элемента 14сравнения и сравнивается с кодом,подаваемым на входы В от задатчика23. Если код числа, подаваемый наьход А, меньше числа, определяемого кодом В, то на выходе А ) В элемента 14 сравнения есть сигнал логического нуля, который псдается навход Р Р-триггера 20. Этот логический нуль пояьляется на выходе Р в триггера 20 по окончании сигнала управления (так как он подается на входуправления Р-триггера 20 через инвертор 16). Сигнал с выхода Р-триггера20 через инвертор 17 поступает навход Р-триггера 21, т.е, на вход Яподается логическая единица. Следовательно, на выходе Р-триггера появляется логический нуль. Этот логический нуль подается на вход элементаИ 18. Значит следующие тактовые импульсы на проходят на вход управлениярегистров 9 и 6. После этого перезапись кодов измеренной разности Фазпо приходу тактовых импульсов производится только в регистр 1 О. Если модуль разности измеренных разностейФаэ больше кода В в элементе 14 сравнения, то на выходе последнего появляется логическая единица, И, какследствие этого, логическая единица появляется на выходе элемента ИЛИ 19 и на входе элемента И 18, Логической единицей, которая появилась на выходе элемента ИЛИ 19, происходит сброс информации в регистрах 6, 9, 10 и в блоке 4 усреднения. Т.аким образом, весь фазометр приводится в исходное состояние. Если за время прихода четырех тактовых импульсов на выходе Р- триггера 20 не появляется логическая единица, то на блоке 22 индикации отображается сумма четырех измерений разности фаз сигналов, подаваемых на входы датчиков 1 и 2 прямоугольных напряжений, т.е. обнаружение и измерение осуществляются одновременно.Предлагаемый фазометр позволяет1измерить разность фаз между двумя сигналами с заранее заданной максимальной величиной случайной ошибки, что повышает помехозащищенность цифрового фазометра и повышает технологичность радиотехнических устройств, так как не требуется подсграивать порог обнаружителя для фазометра и ошибка измерения отслеживается автоматически. Предлагаемый фазометр обеспечивает автоматическое слежение за максимальной величиной заранее заданной случайной ошибки, а усреднение измерения разности фаз позволяет повысить точность измерения и существенно повысить один из35 основных параметров радиотехнической аппаратуры - чувствительность, что особенно важно при измерении сигналов небольшой мощности. 25 Цифровой фазометр по авт.св,У 834592, о т л и ч а ю щ и й с ятем, что, с целью повышения помехозащищенности, он дополннтельно содержит два регистра памяти, управляемый инвертор, элемент сравнениякодов, два дополнительных сумматора, два Р-триггера, три инвертора,элемент И, элемент ИЛ 1, блок индика 50ции, при этом и+ входов первого и 40формула изобретения второго регистров памяти соединены соответственно с и+1 входами блока усреднения, прямые выходы первого регистра памяти соединены с первыми и+1 входами первого дополнительного сумматора, а инверсные выходы второго регИстра памяти соединены с вторыми и+1 входами первого дополнительного сумматора, выходы которого соединены с и+1 входами управляемого инвертора, при этом выход переноса первого дополнительного сумматора соединен с первым инвертором, выход которого соединен одновременно с входом управления управляемого инвертора и с входом переноса второго дополнительного сумматора, и+1 выходов управляемого инвертора соединены с и+ входами второго дополнительного сумматора, причем и+1 выходов второго сумматора соединены с входами А элемента сравнения кодов, к входам В которого подсоединен установочный код, а выход А ) В элемента сравнения кодов соединен с информационным входом первого Р-триггера, выход которого соединен одновременно с входом второго инвертора и с входом элемента ИЛИ, выход второго инвертора соединен с входом Я устав иновки в 1 второго Р-триггера, выход элемента ИЛИ соединен с входами сброса первого и второго регистров памяти, параллельного п-разрядного регистра, преобразователя фаза - код и блока усреднения, выход второго Р-триггера соединен с первым входом элемента И, выход которого соединен с входом управления записью первого регистра памяти и параллельного празрядного регистра, а второй вход элемента И, соединенный с входом третьего инвертора и с входами управления записью второго регистра памяти, преобразователя фаза - код,является тактовым входом устройства, выход третьего инвертора соединен с входами управления первого и второго Р- триггеров, а п+1 выходов блока усреднения соединены с соответствующими входами блока индикации.162 б 1 ЯЯ Составитель Ю. Макаревич Уедакт ор И. Горн ая Техр ед М, Дидык Корректор И,МускиТирах КНТ ССС ьский комбинат "Патент", г. Узгород, ул. Гагарина, 101 роизводственно-иэ Заказ 27 ВНИИПИ Г 407 П митета по изобретениям ква, Ж, Раушская на арственного к 113035, Мо дписноеоткрытияд. 4/5